ハードウェア設計のための生成AI：シリコン開発におけるイノベーションの加速

生成AIハードウェアプラットフォームは、複数のチップ企業でシリコン設計のタイムラインを短縮している。

チームは、以前の平均6ヶ月から、初期仕様からテープアウトまで12週間未満で移行したと報告している。

この変化は、手動の反復ループが業界のベースラインである従来のEDAベンダーに圧力をかけている。

主要ファウンドリにおける設計サイクルの短縮

NvidiaとTSMCはそれぞれ、生成モデルを使用して3ナノメートルブロックのレイアウトバリアントを提案する内部パイロットを明らかにした。

モデルは一晩で数千の候補フロアプランを生成し、その後人間のエンジニアが検証のために上位50を選択した。

両社のエンジニアは、以前のテープアウトと比較して初期配置時間が60パーセント減少したと指摘した。

SynopsysとCadenceのツールは依然として複数の手動ステージを経るルールベースの最適化に依存している。

匿名のファウンドリが報告した並行テストでは、生成パイプラインは3回の反復でタイミングクロージャに到達したのに対し、レガシースタックは8回必要だった。

違いは、大規模モデルが網羅的な列挙なしに非自明なトポロジーのトレードオフを探求できる能力に現れる。

DRCやLVSなどの物理検証ステップは依然として従来のサインオフエンジンで実行されている。

Intelは、生成的な提案が配置作業を削減した場合でも、最終サインオフがプロジェクト総時間の40パーセントを消費したことを明らかにした。

業界の観測者は、したがって検証ツール自体が学習済みの事前知識を組み込むまで、ハイブリッドフローが標準であり続けると予想している。

Nvidiaは2026年7月に生成配置エンジンの外部ベンチマーク結果を公開する予定だ。

Cadenceは8月上旬にDACで更新されたAI支援ルーティング機能をデモンストレーションする予定だ。

TSMCの顧客ロードマップは、報告されたサイクルタイムの向上が9月までにウェハースタートの増加につながるかどうかを示すだろう。