半導体技術におけるチップレットアーキテクチャと先進リソグラフィ

半導体産業は、イノベーションと複雑さの岐路に立っています。より高い性能、低い消費電力、そしてコスト効率の高い製造への需要が激化するにつれて、従来のモノリシックチップ設計はますます困難に直面しています。そこで、chiplet architecture と advanced lithography が変革的な技術として登場し、集積回路（IC）の設計と製造方法を再構築しています。

この記事では、chiplet architecture と advanced lithography を深く掘り下げ、その原理、利点、課題、そして半導体技術の将来の軌跡を詳述します。また、実践的な例や業界の洞察にも触れ、これらの重要な進歩についての包括的な理解を保証します。

半導体技術におけるchiplet architecture

chiplet architecture とは？

chiplet architecture は、複雑なシステムオンチップ（SoC）を、より小さな機能ブロックに分割する革新的な半導体設計アプローチです。これらのブロックは「チップレット。これらのチップレットは別々に製造され、共通の基板またはパッケージに統合されて、完全なプロセッサまたはシステムを形成します。

このモジュラーアプローチは、すべてのコンポーネントが単一のシリコンダイ上に製造される従来のモノリシックICとは対照的です。チップレットの方法論により、設計者は異なる機能、製造ノード、またはテクノロジーに最適化されたチップレットを組み合わせることができます。

個々の機能ブロックの設計と製造を切り離すことにより、チップレットアーキテクチャは開発とサプライチェーン管理の両方において、より大きな柔軟性を可能にします。たとえば、高性能コンピューティングチップレットは、専用のAIアクセラレータチップレットとペアにすることができ、それぞれがそれぞれのタスクに最適化された異なるプロセスノードで製造されます。このモジュール化は、並列開発サイクルを促進し、市場投入までの時間を短縮します。

チップレットアーキテクチャの利点

1. 歩留まりとコスト効率の向上

大きなモノリシックチップの製造では、欠陥により歩留まりが低くなることが多く、コストが指数関数的に増加します。大きなSoCを小さなチップレットに分割することにより、製造業者は、小さなダイは統計的に欠陥が少ないため、より高い歩留まりを達成できます。

さらに、欠陥のあるダイは全体的な生産量への影響が少ないため、小さなチップレットはウェーハの無駄を削減します。このモジュラー歩留まりの向上は、欠陥密度が依然として大きい最先端ノードにとって重要です。歩留まりの向上によるコスト削減は、より競争力のある価格設定に直接つながり、高度な半導体技術のより広範な採用を可能にします。

2. 異種統合

チップレットは、異なるプロセスを使用して製造されたコンポーネントの統合を可能にします。たとえば、高性能CPUコアは高度な5nmノードで製造できますが、アナログまたはI/Oコンポーネントは成熟した28nmプロセスで製造できます。この柔軟性により、パフォーマンスとコストが最適化されます。

プロセスノードを超えて、ヘテロジニアスインテグレーションは、シリコンフォトニクスチップレット、メモリチップレット（例：HBM）、RFフロントエンドチップレットなど、異なる材料や技術を組み合わせることも可能にします。このインテグレーション能力は、5G、AI、自動車などの新興アプリケーションにとって不可欠であり、多様な機能が最適化されたトレードオフと共存する必要があります。

3. スケーラビリティとカスタマイズ

チップレットベースの設計により、モジュール式のアップグレードやカスタマイズが可能になります。例えば、製品ラインは共通のベースチップレットを共有しながら、特定のアプリケーションに合わせて調整された特殊なアクセラレータやメモリチップレットを追加することで、市場投入までの時間を短縮できます。

このモジュール性により、チップ全体を再設計することなく製品の差別化をサポートします。例えば、クラウドデータセンターCPUは、機械学習ワークロード用にAIアクセラレーションチップレットを追加してカスタマイズできますが、デスクトップバリアントではコスト削減のためにこれらを省略します。また、マルチチップ構成でより多くのコンピューティングチップレットを追加することで、段階的なパフォーマンススケーリングを促進します。

4. 設計再利用の強化

設計チームは、検証済みのチップレットを複数の製品で再利用でき、開発時間を短縮し、信頼性を向上させることができます。このアプローチは、標準化されたチップレットが多様なアプリケーションのビルディングブロックとなるエコシステムを促進します。

再利用可能なチップレットはIPの収益化も可能にし、企業は特定の機能ブロックの設計を専門とし、それを他社がライセンスして統合できるようになります。このモジュール式IPエコノミーは、イノベーションを加速し、業界全体の設計努力の重複を削減します。

チップレットインテグレーションにおける技術的課題

チップレットアーキテクチャは多くの利点を提供しますが、独自の課題も導入します。

• 相互接続の複雑さ：チップレット間の効率的で高帯域幅な通信は極めて重要です。 Advanced Interface Bus (AIB) や Universal Chiplet Interconnect Express (UCIe) のような技術は、この課題に対応することを目指す新しい標準として登場しています。

高速インターコネクトは、チップレット間で低遅延、高帯域幅、電力効率、信号品質をサポートする必要があり、多くの場合、毎秒数十ギガビットまたは数百ギガビットで動作します。このようなインターフェースの設計には、イコライゼーション、クロック・データ・リカバリ、エラー訂正などの高度な物理層技術が必要です。さらに、パッケージングの制約は、ピン数とルーティングの複雑さに制限を課します。

• 熱管理: 近接した複数のチップレットはホットスポットを発生させる可能性があります。信頼性を維持するためには、効果的な放熱戦略が不可欠です。

熱的な課題は、異種混在の電力密度と不均一な熱分布によって生じます。パッケージングソリューションには、高度なヒートスプレッダー、サーマルビア、最適化されたエアフローを組み込む必要があります。チップレットシステム設計では、パフォーマンスのスロットリングや障害を防ぐために、熱シミュレーションとリアルタイム監視が重要になります。

• テストと検証:個々のチップレットと統合システムの両方をテストするには、品質を確保するための新しい方法論が必要です。

チップレットのテストは、スタンドアロン機能とチップレット間の通信の両方をカバーする必要があります。テストアーキテクチャには、ビルトインセルフテスト（BIST）、スキャンチェーン、システムレベルテストプロトコルが含まれることがよくあります。連携したテスト戦略は、早期に障害を検出するのに役立ち、コストのかかる手直しを減らし、歩留まりを向上させます。

• 標準化:標準化されたインターフェースの欠如は、当初チップレットの採用を遅らせました。UCIe Allianceなどの業界コンソーシアムは、相互運用可能な標準を確立するために取り組んでいます。

標準化の取り組みは、チップレットの相互運用性のための物理層、プロトコル、電力供給、およびセキュリティフレームワークを定義することを目的としています。これらの標準は、統合の複雑さを軽減し、マルチベンダーエコシステムを育成し、市場投入を加速します。

実際のアプリケーションと業界の例

いくつかの企業が半導体イノベーションを推進するためにチップレットアーキテクチャを採用しています:

• AMDのRyzenおよびEPYCプロセッサー:AMDはチップレットを広範囲に使用しており、7nm CPUチップレットと14nmノードで製造されたI/Oダイを組み合わせています。この設計戦略は、Intelに対する競争力を回復し、コストを削減し、スケーラビリティを向上させる上で重要な役割を果たしました。

AMDのチップレットアプローチは、複数のCPUチップレットをInfinity Fabric経由で相互接続することにより、64コアにスケールするEPYCサーバープロセッサーのようなマルチダイ構成も可能にします。このモジュラー型スケーリングは、ワットあたりのパフォーマンスを向上させ、製品提供に柔軟性をもたらします。

• IntelのFoverosテクノロジー: Intelの3Dスタッキング技術は、チップレットを垂直に統合し、きめ細かなインターコネクトと低遅延によるヘテロジニアス統合を可能にします。

Foverosは、ロジックチップレットとメモリチップレットをスタックパッケージに組み合わせ、単一のフットプリントで異なるプロセスノードやテクノロジーの統合を可能にします。この技術はIntelのLakefieldプロセッサで使用されており、将来の高性能・低消費電力設計の基盤となります。

• NVIDIA Grace CPU: NVIDIAは、AIおよびHPCワークロードのパフォーマンスを最適化するために、今後のCPU設計でチップレットを活用する計画です。

Grace CPUは、複数のコンピューティングチップレットと高帯域幅メモリチップレットを統合し、AIトレーニングおよび推論のための効率的なデータ移動を可能にすると予想されています。この設計は、チップレットのモジュール性を活用して、パフォーマンス、電力、製造コストのバランスを取ります。

• BroadcomのStrataXGSスイッチ: Broadcomは、ネットワーキングASICでチップレット設計を利用し、コアスイッチングロジックチップレットと特殊なI/Oおよびメモリチップレットを組み合わせて、スケーラビリティを向上させ、コストを削減します。

• Xilinx（現AMDの一部）Versal ACAP: このアダプティブコンピューティングプラットフォームは、チップレットパッケージングを使用して、異なるプロセスノードで製造されたFPGAファブリック、AIエンジン、およびDSPブロックを統合します。

チップレット業界標準についてより深く理解するために、Universal Chiplet Interconnect Express (UCIe) Consortiumのウェブサイトでは、貴重な洞察と技術仕様が提供されています。

半導体製造における先端リソグラフィ

半導体製造におけるリソグラフィの概要

リソグラフィは、半導体製造中にシリコンウェーハ上に複雑な回路をパターン化するために使用される重要なプロセスです。これには、フォトマスクからウェーハ上の感光性フォトレジスト層に幾何学的なパターンを転写し、その後エッチングして物理的な構造を作成する工程が含まれます。

トランジスタの寸法が10ナノメートルを下回るにつれて、先端リソグラフィ技術は、従来のフォトリソグラフィに固有の物理的および光学的な限界を克服するために不可欠になります。

リソグラフィの精度は、達成可能な最小フィーチャーサイズを決定し、トランジスタ密度、スイッチング速度、消費電力に直接影響します。ムーアの法則のスケールダウンが鈍化するにつれて、リソグラフィの進歩は半導体性能の向上を維持する上で極めて重要です。

主要な先端リソグラフィ技術

極端紫外線リソグラフィ（EUV）

EUVリソグラフィは、以前の世代で使用されていた深紫外線（DUV）光（193 nm）よりも大幅に短い13.5 nmの波長の光を使用します。これにより、より高精度でずっと小さなフィーチャーのパターニングが可能になります。

• 利点: EUVはパターニングステップ数を削減し、プロセスフローの簡素化とオーバーレイ精度の向上につながります。

複雑なパターンを単一の露光ステップで処理することにより、EUVはアライメントエラーを最小限に抑え、累積的なオーバーレイのずれを低減します。これにより、デバイスのパフォーマンスと歩留まりが向上します。

• 課題: 複雑で高価なEUVツール、マスク欠陥、および光源の電力制限が、現在のところスループットを制限しています。

EUVリソグラフィシステムには、プラズマによって生成される強力な光源、多層コーティングを施した高精度ミラー、および厳格な条件下で製造された欠陥のないマスクが必要です。ツールの稼働時間とメンテナンスもコスト効率に影響します。

• 業界への影響: TSMCの5nmおよび3nmノードはEUVに大きく依存しており、1mm²あたり1億5000万個を超えるトランジスタ密度を持つチップの製造を可能にしています。EUVの採用は、ファウンドリサービスにおける重要な競争上の差別化要因となっています。

マルチプルパターニングリソグラフィ

EUVが広く採用される前は、ダブルパターニングやクアドルプルパターニングなどのマルチプルパターニング技術により、単一のパターンを複数の露光に分割することで、より小さなフィーチャーサイズが可能になりました。

• 利点: 193nm DUVツールでの継続的なスケーリングを可能にします。

マルチパターニングは、成熟したリソグラフィ装置の寿命を延ばし、高価なEUV導入の必要性を遅らせながら、10nm未満のフィーチャーサイズを実現します。

• 制限事項: プロセスの複雑性、コスト、およびオーバーレイ要件が増加します。

追加の露光ステップごとにアライメントの課題が増え、サイクルタイムと製造コストが増加します。オーバーレイエラーはデバイスの故障を引き起こし、歩留まりに影響を与える可能性があります。

• ユースケース: 多くの7nmおよび10nmプロセスノードでは、EUVが主流になる前に、設計要件を満たすためにマルチパターニングに依存していました。

指向性自己組織化（DSA）

DSAは、ブロックコポリマーを誘導して所望のナノスケールパターンに自己組織化させるもので、ギャップを埋めたり均一なフィーチャーを作成したりすることでリソグラフィを補完します。

• 可能性: 特定のパターニングニーズのコストを削減し、解像度を向上させる可能性があります。

DSAは、コンタクトホールやライン/スペースアレイのような繰り返し構造のパターニングに特に有望であり、従来のフォトリソグラフィと比較して、より優れた均一性と少ない欠陥を提供します。

• ステータス: 主に研究段階および初期導入段階にあります。

IBM、Intel、IMECなどの業界プレイヤーは、将来のノードに向けてDSAの研究を積極的に行っており、特殊なアプリケーションでのパイロット生産が期待されています。

• 課題: ポリマーアセンブリの制御、欠陥緩和、および既存のフォトリソグラフィ工程との統合が依然として課題となっています。

先端フォトリソグラフィのチップレット製造への影響

先端フォトリソグラフィ技術は、以下の点でチップレット製造に直接影響を与えます。

• 個々のチップレットにおけるより微細なトランジスタジオメトリを可能にし、パフォーマンスと電力効率を向上させます。

例えば、5nmまたは3nmノードで製造されたCPUチップレットは、EUVフォトリソグラフィの精度を活用し、より高いトランジスタ密度と低いリーク電流を実現します。

• 異なるリソグラフィノードで製造された異種チップレットの統合を可能にし、コストと能力のバランスを取ります。

アナログ、I/O、または電源管理チップレットは、成熟したノード（例：28nmまたは40nm）で、確立されたDUVプロセスを使用して製造でき、システムパフォーマンスを損なうことなくコストを最適化できます。

• チップレット通信に必要な高密度相互接続構造をサポートします。

先進的なリソグラフィは、チップレット間の高帯域幅シグナリングに不可欠なファインピッチルーティング層とマイクロバンプを可能にします。

業界の採用とロードマップの洞察

主要な半導体ファウンドリは先進的なリソグラフィに多額の投資を行っています。

• TSMC: EUV採用の業界リーダーであるTSMCの5nm、3nm、および今後のノードは、改善された電力性能メトリクスで高いトランジスタ密度を達成するためにEUVに大きく依存しています。

TSMCはまた、2nm以降のリソグラフィ機能をさらに押し広げることが期待されるハイNA EUVシステムのパイオニアでもあります。

• Samsung Foundry:EUVベースのノードも3nm以降に向けて進展させており、ゲートオールアラウンド（GAA）トランジスタのイノベーションも含まれます。

SamsungのGAA技術はEUVと組み合わさることで、静電制御とデバイスのスケーリングの改善を約束します。

• Intel: IDM 2.0製造戦略のために、次世代リソグラフィおよびパッケージング技術を積極的に追求しています。

IntelはHigh-NA EUVを開発しており、EUVを補完するためにナノインプリントリソグラフィのような代替技術も検討しています。

• GlobalFoundries: EUVを積極的に採用しているわけではありませんが、車載およびRFアプリケーション向けの成熟したリソグラフィを使用した特殊ノードに注力しています。

詳細な技術データとロードマップの更新については、International Technology Roadmap for Semiconductors (ITRS)がリソグラフィの進捗に関する権威あるリソースを提供しています。

チップレットアーキテクチャと先端リソグラフィの相乗効果

半導体進化における補完的な役割

チップレットアーキテクチャと先端リソグラフィの融合は、業界の多岐にわたる課題に対応します：

• リソグラフィの複雑性の軽減： 大規模で複雑なチップをより小さなチップレットに分解することで、メーカーはパフォーマンス向上がコストに見合う場合にのみ、最も高度なリソグラフィを選択的に適用し、他の部分では成熟したノードを使用できます。

このターゲットを絞ったアプローチは、コストパフォーマンスのトレードオフを最適化し、重要なチップレットにおける最先端リソグラフィの迅速な採用を可能にします。

• イノベーションサイクルの加速： チップレットは、モノリシックチップ全体を再設計することなく、より迅速な設計イテレーションと新技術の統合を可能にし、リソグラフィの進歩を補完します。

例えば、AIアクセラレータチップレットは、SoC全体の設計に影響を与えることなく、最新のリソグラフィの進歩を活用して、既存のCPUチップレットと独立して開発・統合できます。

• 歩留まりと信頼性の向上：より高度なリソグラフィで製造された小型チップレットは、歩留まりが高く、欠陥のあるチップレットは個別に交換または再設計できます。

このモジュール性により、全体的な生産リスクが軽減され、より堅牢なサプライチェーンが可能になります。

チップレットとリソグラフィの統合を可能にするパッケージング技術

のような高度なパッケージング技術2.5Dインターポーザー および 3Dスタッキング は、多様なリソグラフィノードで製造されたチップレットアーキテクチャを実現する上で極めて重要です。

• シリコンインターポーザー: チップレット間の高密度相互接続を提供し、低遅延通信と電力供給を可能にします。

シリコンインターポーザは、成熟したリソグラフィ技術を用いて製造されるパッシブ基板であり、チップレットを接続するためのシリコン貫通電極（TSV）とマイクロバンプを搭載し、寄生容量を最小限に抑えます。

• シリコン貫通電極（TSV）： チップレットの3Dスタッキングを可能にする垂直電気接続であり、面積とパフォーマンスを最適化します。

TSVは、ロジックチップレットとメモリチップレットの垂直統合を促進し、相互接続長を短縮し、帯域幅と電力効率を向上させます。

• ファンアウト・ウェーハレベルパッケージング（FOWLP）： TSVを使用せずにチップフットプリントの外側にI/Oを再配線する代替手段であり、コストと複雑さを低減します。

IntelのFoverosやTSMCのCoWoS（Chip-on-Wafer-on-Substrate）は、このようなパッケージング技術の例であり、高密度相互接続によるヘテロジニアスインテグレーションを可能にします。

将来展望と業界トレンド

• remio チップレットエコシステム標準化とオープンインターフェースの成長に伴い、設計会社とファウンドリ間のコラボレーションを促進しながら拡大すると予想されます。

Open Domain-Specific Architecture (ODSA) や UCIe Alliance のようなイニシアチブが、エコシステムの成熟を推進しています。

• 継続的な リソグラフィ技術革新（高NA EUVや新しいパターニング技術を含む）は、トランジスタのスケーリングと複雑性を推進します。

ナノインプリントや電子ビームリソグラフィなどの代替リソグラフィ手法の研究は、ニッチなアプリケーションでEUVを補完する可能性があります。

• これらの技術の相互作用が、今後10年間の半導体業界を定義し、AI、5G、HPC、エッジコンピューティングの進歩を可能にします。

チップレットによるヘテロジニアスインテグレーションと精密なリソグラフィのスケーリングの組み合わせにより、前例のないシステム機能が解き放たれます。

半導体設計者向けの実際的な考慮事項

チップレットを使用した設計

• インターフェイス互換性: チップレットがUCIeのような標準化されたプロトコルに準拠していることを確認し、相互運用性を促進します。

設計者は、異なるベンダーのチップレットを統合する際に、信号整合性、プロトコル準拠、および電力管理を考慮する必要があります。

• 電力および熱計画: チップレットのホットスポットを管理するために、堅牢な電力供給ネットワークと熱ソリューションを実装します。

電源シーケンス、電圧調整、および熱放散戦略は、信頼性のためにパッケージングエンジニアと共同で設計する必要があります。

• テスト戦略: 個々のチップレットと統合システムの両方に対して包括的なテスト計画を開発し、早期に障害を特定します。

バウンダリスキャン、ビルトインセルフテスト、およびシステムレベルの診断を採用して、品質を確保し、市場投入までの時間を短縮します。

• セキュリティに関する考慮事項:チップレットの統合は新たな攻撃対象領域をもたらします。セキュリティプロトコルとハードウェアのルートオブトラストの実装が不可欠です。

リソグラフィノードの選択

• コスト対パフォーマンスのトレードオフ:パフォーマンスが重要なチップレットには最先端のリソグラフィノードを使用し、要求の少ない機能には成熟したノードを活用します。

この選択的なノード展開は、製造コストとシステムパフォーマンス要件のバランスを取ります。

• サプライチェーンとリードタイム:高度なリソグラフィノードを提供するファウンドリの可用性と容量を考慮します。

リスクを管理し、タイムリーな納品を確保するためには、ファウンドリとの早期の連携が不可欠です。

• 将来を見据えた設計:リソグラフィ技術の進化に伴うスケーラビリティとアップグレードパスを検討します。

モジュラーチップレット設計により、システム全体を再設計することなく個々のチップレットをアップグレードできます。

• 製造容易性設計 (DFM): リソグラフィ対応設計ルールを組み込み、歩留まりを向上させ、欠陥を削減します。

FAQ: チップレットアーキテクチャと先端リソグラフィ

Q1: チップレットは従来のマルチコアプロセッサとどう違うのですか？

チップレットは、単一のパッケージに統合された物理的に分離されたダイですが、従来のマルチコアプロセッサはすべてのコアが単一のモノリシックダイ上に製造されています。チップレットは異種統合を可能にし、テクノロジーやプロセスノードを混合する際の柔軟性を高めます。このモジュール性により、モノリシックマルチコア設計では達成できないスケーラビリティ、カスタマイズ、コスト最適化がサポートされます。

Q2: チップレットアーキテクチャを採用する上での主な課題は何ですか？

主な課題には、高帯域幅・低遅延のインターコネクト標準の開発、チップレット間の熱放散管理、異種コンポーネント間のテストと検証の確保、業界全体の標準化の確立が含まれます。さらに、パッケージングの複雑さとサプライチェーンの連携も大きな障害となります。

Q3: EUVリソグラフィは半導体製造においてなぜゲームチェンジャーと見なされているのですか？

EUVリソグラフィは、大幅に短い波長を使用することで、トランジスタのより微細なパターニングを可能にし、プロセスステップを削減し、従来のDUVリソグラフィの限界を超えたトランジスタの継続的なスケーリングを実現します。これにより、デバイスの性能向上、消費電力の削減、および製造フローの簡素化がもたらされます。

Q4: チップレットを異なるリソグラフィノードで製造することは可能ですか？

はい、チップレットアーキテクチャの主な利点の一つは、機能、コスト、および性能要件に最適化された異なるリソグラフィノードを使用して個々のチップレットを製造できることです。この異種アプローチは、全体的なシステム