生成式 AI 用于硬件设计：加速硅开发的创新

生成式AI硬件平台正在缩短多家芯片公司的硅设计时间线。

团队报告称，从初始规格到流片的时间缩短到12周以内，而之前的平均时间为六个月。

这一转变给传统EDA供应商带来了压力，因为他们的手动迭代循环仍是行业基准。

主要代工厂的设计周期压缩

Nvidia和TSMC各自披露了使用生成模型为3纳米模块提出布局变体的内部试点。

这些模型在一夜之间生成了数千个候选平面规划，随后人类工程师选择了前50个进行验证。

两家公司的工程师指出，与之前的流片相比，初始布局时间减少了60%。

传统EDA工作流面临直接比较

Synopsys和Cadence工具仍依赖基于规则的优化，经过多个手动阶段。

一家未具名的代工厂报告的并行测试中，生成式流水线在三次迭代后达到时序收敛，而传统堆栈需要八次。

差异在于大型模型能够在不进行穷举枚举的情况下探索非明显的拓扑权衡。

剩余的验证瓶颈限制了完全自动化

DRC和LVS等物理验证步骤仍在传统签核引擎上运行。

Intel披露，即使生成式建议减少了布局工作，最终签核仍消耗了项目总工时的40%。

因此，行业观察者预计混合流程将保持标准，直到验证工具本身融入学习到的先验知识。

关注流片公告和工具发布

Nvidia计划于2026年7月发布其生成式布局引擎的外部基准测试结果。

Cadence计划于8月初在DAC上展示更新的AI辅助布线功能。

TSMC客户路线图将显示所报告的周期时间增益是否转化为9月更高的晶圆启动量。