Marvell Structera X CXL 3.2 erweitert den KI-Speicher, doch Kapazität ist nur die halbe Herausforderung

Marvell hat zwei Structera-X-CXL-3.2-Controller mit sechs Speicherkanälen, Anbindung für vier Hosts und bis zu 9 TB physischem Speicher vorgestellt. Die Einführung von Marvell Structera X CXL 3.2 richtet sich auf eine wachsende Einschränkung bei der Inferenz: Beschleuniger können Tokens nur verarbeiten, wenn ausreichend nutzbarer Speicher sie umgibt.

Der Structera X 3406 unterstützt DDR4, während der Structera X 3506 DDR5 unterstützt. Beide werden über PCIe 6.0 angebunden und sollen im ersten Quartal 2027 als Samples verfügbar sein. Marvell zufolge können die Produkte die Zeit bis zum ersten Token verkürzen und im Vergleich zur vorherigen Generation längere unterstützte Kontextlängen ermöglichen.

Dieser Vergleich erfasst jedoch nur die Hardware-Seite der Geschichte. Auch Astera Labs, Montage Technology, Meta und andere Anbieter entwickeln CXL-Speicherdesigns weiter. Der Wettbewerb verlagert sich von der Frage, wer den meisten Speicher anbinden kann, hin dazu, wer langsamere, gemeinsam genutzte Kapazität in vorhersehbare Anwendungsleistung verwandeln kann.

Marvell Structera X CXL 3.2 ergänzt sechs Speicherkanäle

Marvell erhöht Kapazität, Host-Bandbreite und Komprimierungsdurchsatz innerhalb einer Controller-Generation.

Die Einführung von Structera X umfasst zwei Speicherexpander der zweiten Generation. Ein Speicherexpander ist ein Controller, der einem Prozessor den Zugriff auf zusätzlichen Speicher über eine externe Verbindung statt über seine nativen Speicherkanäle ermöglicht.

Der Structera X 3406 bietet sechs DDR4-Kanäle und unterstützt drei DIMMs pro Kanal. Ein DIMM ist das austauschbare Modul, das DRAM-Chips in einem Server trägt. Mit 18 RDIMM-Steckplätzen kann ein Controller laut Marvell bis zu 9 TB DDR4 unterstützen.

Der Structera X 3506 kombiniert sechs DDR5-Kanäle mit zwei DIMMs pro Kanal. Seine 12 RDIMM-Steckplätze unterstützen laut Marvell bis zu 6 TB DDR5. Die unterschiedlichen Obergrenzen spiegeln die Controller-Konfigurationen und Speichertechnologien wider, nicht die Behauptung, DDR4 sei grundsätzlich leistungsfähiger.

Beide Produkte wechseln von CXL 2.0 über PCIe 5.0 zu CXL 3.2 über PCIe 6.0. CXL, kurz für Compute Express Link, ist eine kohärente Verbindungstechnologie, die Prozessoren den Zugriff auf angeschlossene Geräte und Speicher mit Load-and-Store-Semantik ermöglicht.

Die neue Verbindung unterstützt über eine PCIe-6.0-x16-Anbindung bis zu 256 GB pro Sekunde aggregierte Host-Bandbreite. Das entspricht dem Doppelten der von Marvell für die vorherige Generation genannten 128 GB pro Sekunde. Die Controller können die Konnektivität zudem auf bis zu vier Hosts aufteilen, sodass mehrere Systeme auf die Kapazität hinter einem Gerät zugreifen können.

Die Anzahl der Kanäle ist wichtig, weil ein Controller ausreichende Backend-Bandbreite benötigt, um die schnellere Host-Verbindung zu bedienen. Marvell erhöhte die Zahl der Speicherkanäle von vier auf sechs, ein Zuwachs von 50 Prozent. Beide Controller werden weiterhin im 5-Nanometer-Fertigungsprozess hergestellt.

Marvell steigerte außerdem den Durchsatz der integrierten LZ4-Komprimierung und -Dekomprimierung auf 250 GB pro Sekunde. LZ4 ist ein Komprimierungsformat mit geringer Latenz, das einen Teil der Komprimierungsdichte gegen Geschwindigkeit eintauscht. Der neue Durchsatz liegt beim Fünffachen der für die vorige Generation angegebenen Rate.

Laut Marvell kann Komprimierung die aus dem installierten DRAM verfügbare effektive Kapazität um das Zwei- bis Dreifache erhöhen. Das Ergebnis hängt von den Daten ab, da bereits komprimierte oder unregelmäßige Pages nicht so stark schrumpfen wie repetitive.

Die Ankündigung führt zudem erweiterte Sicherheits- und Zuverlässigkeitsfunktionen ein. Marvell nennt Caliptra 2.0, AES-256-Speicherverschlüsselung, CXL Integrity and Data Encryption sowie Post-Quantum-Kryptografie unter den unterstützten Schutzmaßnahmen. Das Zuverlässigkeitssystem StructGuard ergänzt eine Fehlerkorrektur, die vor Ausfällen von DRAM-Geräten schützen soll.

Diese Änderungen machen die Einführung zu mehr als einer routinemäßigen Aktualisierung eines Standards. Der Controller muss sechs Speicherkanäle versorgen, Komprimierung nahezu mit Leitungsgeschwindigkeit verarbeiten, Daten schützen und den Zugriff mehrerer Hosts koordinieren. Jede zusätzliche Funktion schafft zugleich einen weiteren Bereich, den Betreiber vor der Einführung validieren müssen.

Marvell plant, die Geräte auf dem OCP Global Summit 2026 vorzuführen. Samples werden jedoch erst Anfang 2027 erwartet. Die Ankündigung beschreibt somit eine kommende Komponente, nicht Hardware, die die meisten Kunden heute kaufen und einsetzen können.

Warum KI-Inferenz mehr als Beschleunigerspeicher benötigt

Das unmittelbare Ziel ist nicht allein die Modellspeicherung, sondern der wachsende Arbeitszustand, der durch parallele Inferenz und lange Kontexte entsteht.

Während der Inferenz speichert ein Transformer Key- und Value-Tensoren, die aus zuvor verarbeiteten Tokens erzeugt wurden. Dieser KV-Cache verhindert, dass das System bei jedem Decodierungsschritt denselben Aufmerksamkeitszustand neu berechnet.

Der Bedarf an KV-Cache steigt mit Kontextlänge, Batch-Größe, Modellstruktur und der Zahl aktiver Anfragen. Längere Prompts verbrauchen daher Speicher, bevor das Modell auch nur eine einzige Antwort erzeugt. Agenten-Workflows erhöhen den Druck zusätzlich, weil sie Verläufe verwalten, Tools nutzen, Dokumente abrufen und viele Sitzungen bedienen.

High-Bandwidth Memory, kurz HBM, bleibt der bevorzugte Speicherort für Daten, auf die ein Beschleuniger unmittelbar zugreifen muss. Seine Bandbreite ist deutlich höher als die von herkömmlichem Server-DRAM oder CXL-angebundenem Speicher. Die HBM-Kapazität ist jedoch begrenzt, physisch nah am Prozessor platziert und nach der Bereitstellung nur schwer erweiterbar.

Betreiber können darauf reagieren, indem sie Batch-Größen reduzieren, Kontexte verkürzen, ausgelagerten Zustand neu berechnen oder weniger häufig benötigte Daten an anderer Stelle ablegen. Jede dieser Entscheidungen kann die Auslastung senken oder die Latenz erhöhen. Zusätzlicher Speicher wird wertvoll, wenn er teure Beschleuniger mit Tokens beschäftigt hält, statt sie auf Daten warten zu lassen.

Marvell positioniert Structera X als zusätzliche Ebene für diesen Zustand. Der Controller verwandelt DDR4 oder DDR5 nicht in HBM. Er schafft einen größeren Pool, in dem ausgewählte Daten byteadressierbar bleiben und näher liegen als konventioneller Speicher.

Das Unternehmen erklärt, die neuen Controller lieferten bei gleicher Kontextlänge eine bis zu 40 bis 50 Prozent schnellere Zeit bis zum ersten Token. Die Zeit bis zum ersten Token misst die Verzögerung zwischen dem Absenden eines Prompts und dem Erhalt des ersten generierten Tokens.

Marvell beansprucht außerdem Unterstützung für Kontextfenster, die bei vergleichbarer Latenz bis zu doppelt so lang sind. Für Deep-Learning-Empfehlungsmodelle berichtet das Unternehmen von bis zu doppelt so vielen Abfragen pro Sekunde und einer zwei- bis dreimal höheren effektiven Kapazität von Embedding-Tabellen.

Diese Werte sind Herstellerangaben, die in der öffentlichen Ankündigung auf nicht näher spezifizierten Konfigurationen beruhen. Marvell hat nicht genügend Details zu Workloads, Software, Prozessoren oder Vergleichsbasis veröffentlicht, damit Leser sie reproduzieren können. Sie sollten als Produktziele betrachtet werden, bis unabhängige Systemtests vorliegen.

Dennoch ist der zugrunde liegende Bedarf plausibel. Forschung zu CXL-Speicherpooling identifiziert eine Kapazitätslücke, wenn lange Prompts und Multi-Tenant-Inferenz den verfügbaren HBM übersteigen. Die Analyse vergleicht CXL-Pooling mit Neuberechnung und konventionellem DDR-Offload, statt zusätzlichen Speicher als universellen Beschleuniger zu behandeln.

Die Unterscheidung ist wichtig. Eine größere Speicherebene kann kapazitätsbedingte Ausfälle verhindern und unnötige Neuberechnungen reduzieren. Sie kann den Bandbreitenunterschied zwischen HBM und externem DRAM nicht beseitigen.

Damit wird die Platzierungsstrategie zum zentralen Leistungsfaktor. Häufig genutzte Pages müssen im schnelleren Speicher verbleiben, während weniger häufig genutzte Pages in die CXL-Ebene verschoben werden können. Wenn Software sie schlecht klassifiziert, kann ein Server Terabytes an Kapazität gewinnen und zugleich an Anwendungsgeschwindigkeit verlieren.

Dasselbe Thema zeigt sich über Sprachmodelle hinaus. Empfehlungssysteme verwalten große Embedding-Tabellen, deren Einträge unterschiedlich stark genutzt werden. Datenbanken und Analyse-Engines trennen ebenfalls heiße Arbeitssätze von weniger häufig genutzter Kapazität. Structera X zielt neben dem Serving von LLMs auf diese speichergebundenen Workloads.

Die Einführung spiegelt daher einen umfassenderen Wandel in der KI-Infrastruktur wider. Beschleuniger bleiben die sichtbaren Rechenmaschinen, doch Speicherkapazität und Datenbewegung bestimmen zunehmend, wie viel nützliche Arbeit diese Maschinen erledigen.

Sechs Kanäle erhöhen den Druck auf Konkurrenten mit vier Kanälen

Marvells klarster Hardwarevorteil liegt in der Dichte pro Controller, während Wettbewerber andere Stärken bei Einsatzreife und Architektur behalten.

Astera Labs führt bereits CXL-3.2-Produkte in seiner Leo-Familie. Die Leo-2-Controller unterstützen vier DDR4- oder DDR5-Kanäle, PCIe-6.0-Konnektivität und Speichererweiterung. Die P-Serie unterstützt außerdem Pooling und Sharing.

Die A2000-Add-in-Karte von Astera bietet acht DDR5-RDIMM-Steckplätze oder 12 DDR4-Steckplätze. Ihre Architektur gibt Systemherstellern eine vollständige Kartenoption statt nur einer Controller-Komponente. Marvells angekündigtes Design mit sechs Kanälen unterstützt pro Controller 50 Prozent mehr Backend-Kanäle.

Dieser Unterschied kann die Controller-Anzahl für eine bestimmte Menge angebundenen DRAMs reduzieren. Weniger Controller können das Board-Design vereinfachen und potenziell Energie, Platz und Kosten senken. Die tatsächlichen Systemvorteile hängen von Packaging, Thermik, Speichergeschwindigkeit, Topologie und Qualifizierung ab.

Montage Technology bietet einen weiteren Vergleich. Im Juli 2026 kündigte das Unternehmen die Versuchsfertigung eines CXL-3.2-Controllers mit zwei DDR5-Kanälen, Geschwindigkeiten von bis zu 8.000 MT pro Sekunde und PCIe-6.x-Unterstützung an.

Montage erklärte, sein Controller sei in Produkte der nächsten Generation von Samsung und SK hynix integriert worden, wobei die erste Validierung abgeschlossen sei. Das Unternehmen beschrieb zudem die Abstimmung auf Plattformen mit Intel Xeon und AMD EPYC. Diese Aussagen zum Ökosystem sind wichtig, weil Interoperabilität darüber entscheiden kann, ob ein neues Speichergerät von der Demonstration in die Produktion gelangt.

Marvell verfügt über eine eigene Grundlage für die Bereitstellung. Das Unternehmen erklärt, dass seine Controller Structera X 2404 und 2504 der ersten Generation bereits an Hyperscale-Kunden ausgeliefert werden. Die neue Generation nutzt den bestehenden Software-Stack und die Ökosystemintegrationen, was die Qualifizierung verkürzen könnte.

Die Geräte der ersten Generation bieten vier Speicherkanäle und CXL-2.0-Konnektivität. Der auf DDR4 ausgerichtete 2404 akzeptiert drei DIMMs pro Kanal, während der auf DDR5 ausgerichtete 2504 zwei unterstützt. Ihre Produktspezifikationen umfassen außerdem integrierte Komprimierung, Verschlüsselung und bis zu 200 GB pro Sekunde Speicherbandbreite.

Hyperscaler können auch kundenspezifische Geräte bauen, statt kommerziell verfügbare Chips zu kaufen. Metas Vistara-Projekt verbindet beispielsweise zurückgewonnenen DDR4-Speicher mit Servern, die auf neueren Prozessoren basieren. Dieser Ansatz erlaubt es einem Betreiber, Hardware und Software auf seinen Bestand abzustimmen, doch der resultierende Chip ist für gewöhnliche Rechenzentrumskunden nicht verfügbar.

Marvell konkurriert sowohl mit kommerziellen Controllern als auch mit von Hyperscalern entwickelten Alternativen. Seine Sechskanal-Architektur bietet Systemherstellern eine dichtere Allzweckoption. Ein kundenspezifisches Design kann dennoch gewinnen, wenn die Größe eines Bestands eine tiefere Optimierung rechtfertigt.

Der primäre Wettbewerb ist daher architektonischer Natur: maximale Speicherkapazität hinter jedem Controller gegenüber der Reife der umgebenden Plattform. Marvell stellt in seinem öffentlichen Vergleich sechs Kanäle, Unterstützung für vier Hosts und Komprimierung in den Vordergrund. Wettbewerber können mit verfügbaren Karten, validierten Plattformen, Software oder weniger komplexen Designs antworten.

Öffentliche Belege für einen universellen Sieger gibt es bislang nicht. Marvells Produkte haben ihr angekündigtes Sampling-Zeitfenster noch nicht erreicht, während konkurrierende CXL-3.2-Geräte unterschiedliche Kommerzialisierungsphasen durchlaufen. Käufer werden vollständige Systeme vergleichen, nicht isolierte Controller-Spezifikationen.

Komprimierung macht Kapazität flexibel, nicht kostenlos

Structera X kann deutlich mehr effektiven Speicher bereitstellen, doch der Nutzen hängt von der Komprimierbarkeit der Daten und dem Zugriffsverhalten ab.

Das Versprechen einer zwei- bis dreimal so hohen effektiven Kapazität beruht darauf, Speicherinhalte durch die LZ4-Engine des Controllers zu verarbeiten. Wenn sich eine Seite auf die Hälfte ihrer ursprünglichen Größe komprimieren lässt, kann derselbe physische DRAM vor Metadaten und betrieblichem Overhead ungefähr doppelt so viele logische Daten aufnehmen.

Dieser Mechanismus kann für spärlich belegte Embeddings, wiederholte Werte und andere komprimierbare Strukturen nützlich sein. Weniger beiträgt er, wenn Seiten verschlüsselte, bereits komprimierte oder stark unregelmäßige Daten enthalten. Das nutzbare Verhältnis kann sich zudem während der Laufzeit eines Workloads ändern.

Kompression verursacht bei jedem betroffenen Zugriff zusätzlichen Aufwand. Marvells Antwort darauf ist ein höherer Engine-Durchsatz, der nach Angaben des Unternehmens mit der PCIe-6.0-Schnittstelle Schritt halten kann. Doch der Durchsatz allein beschreibt weder Tail-Latenz noch Konkurrenz um Ressourcen oder das Verhalten, wenn Kompressionsraten zwischen Seiten variieren.

Der Controller muss außerdem Zuordnungen zwischen logischen Adressen und komprimierten physischen Positionen verwalten. Fehlerkorrektur und Verschlüsselung arbeiten parallel zu dieser Zuordnung. Der Multi-Host-Zugriff fügt eine weitere Koordinationsebene hinzu, wenn mehrere Systeme die Kapazität gemeinsam nutzen.

Diese Funktionen erklären, warum die Kompressionsangabe von 250 GB pro Sekunde relevant ist. Eine langsamere Engine könnte zum Engpass werden, selbst wenn Host-Link und DRAM-Kanäle noch Bandbreitenreserven haben. Übereinstimmende Spitzenraten garantieren nicht, dass gemischte Workloads dasselbe Ergebnis sehen.

Marvells Vier-Host-Design macht auch die Auslastung zu einem Teil des Arguments. Speicher, der hinter einem Server ungenutzt bleibt, kann normalerweise keinem anderen Server bei einer vorübergehenden Lastspitze helfen. Gemeinsam genutzte CXL-Kapazität ermöglicht es Betreibern, einen Pool hostübergreifend zuzuweisen, statt jede Maschine für ihren Worst Case zu überprovisionieren.

Dieser Vorteil hängt von der Orchestrierung ab. Software muss entscheiden, welcher Host Kapazität erhält, wie Seiten verschoben werden und was bei Ausfällen oder Nachfrageänderungen geschieht. Hardware kann gemeinsamen Speicher bereitstellen, ohne zu wissen, welche Anwendung ihn verwenden sollte.

CXL 3.2 ergänzt die mit CXL 3.0 eingeführten zentralen Fabric-Funktionen um Verbesserungen bei Verwaltung, Zuverlässigkeit und Sicherheit. PCIe 6.0 verdoppelt die Signalisierungsrate pro Lane gegenüber der PCIe-5.0-Basis von CXL 2.0. Außerdem setzt es auf Pulsamplitudenmodulation mit vier Pegeln und Flow-Control-Einheiten fester Größe.

Diese Änderungen erhöhen die Link-Bandbreite, machen angebundenen Speicher jedoch nicht mit lokalem DRAM identisch. Anfragen durchlaufen weiterhin einen Controller und eine externe Verbindung. Kompression, Verschlüsselung, Sharing und Switching können den Pfad zusätzlich belasten.

Marvells Design sollte daher als Kapazitätsinfrastruktur mit Bandbreitenunterstützung verstanden werden, nicht als Ersatz für jeden lokalen Speicherzugriff. Das stärkste Einsatzmuster hält latenzkritische Daten nahe an der Rechenleistung und platziert weniger häufig benötigte Daten in der erweiterten Ebene.

Bei Inferenz könnte dies bedeuten, aktive Attention-Daten im HBM zu halten und zugleich wiederverwendbare oder weniger dringliche KV-Cache-Blöcke in CXL-angebundenen DRAM zu verschieben. Bei Empfehlungssystemen könnten häufig abgefragte Embeddings lokal bleiben, während der Long Tail die erweiterte Kapazität belegt.

Der Erfolg hängt davon ab, ob die Anwendung ausreichend Lokalität offenlegt. Workloads mit klaren heißen und kalten Bereichen können von Tiering profitieren. Workloads, die ein großes Dataset gleichmäßig ansprechen, werden die langsamere Ebene häufiger spüren.

Dieselbe Vorsicht gilt für Behauptungen zur Kontextlänge. Die Unterstützung der doppelten Kontextlänge bei einer angegebenen Latenz ist nur dann nützlich, wenn der gesamte Dienst seine Reaktionsziele erfüllt. Ein höheres Maximum steigert nicht automatisch den Durchsatz unter gleichzeitigem Produktionsverkehr.

Software-Tiering ist der schwierigere Test

Die größte Unsicherheit besteht darin, ob reale Systeme Daten gut genug platzieren können, um zusätzliche Kapazität in konsistente Inferenzleistung umzuwandeln.

CXL-Speicher führt nicht einheitliche Zugriffseigenschaften ein. Lokaler DRAM, HBM im Beschleuniger, angebundener DRAM und Speicher bieten jeweils unterschiedliche Kapazität, Bandbreite und Latenz. Anwendungen benötigen Richtlinien, die diese Unterschiede verstehen.

Betriebssysteme stellen einen Teil des CXL-Speichers bereits als separaten NUMA-Knoten bereit. NUMA, also Non-Uniform Memory Access, beschreibt ein System, in dem die Zugriffszeit vom Standort des Speichers abhängt. Eine grundlegende Platzierung kann weniger häufig benötigte Seiten aus dem lokalen DRAM verlagern, doch sich ändernde Workloads erschweren diese Entscheidung.

Eine Seite, die vor Sekunden noch kalt war, kann nach einer neuen Abfrage oder einem neuen Empfehlungstrend wichtig werden. Sie zurückzuverschieben kostet Bandbreite und Zeit. Übermäßige Verschiebungen können den Vorteil einer größeren Ebene zunichtemachen.

Aktuelle Forschung verdeutlicht das Problem. Das xTier-Projekt nutzt maschinelles Lernen im Kernel, um Seiten zu klassifizieren und die Stichprobenentnahme anzupassen, wenn sich Workload-Phasen ändern. Die Autoren bewerteten sechs speichergebundene Workloads bei mehreren Verhältnissen zwischen lokalem und CXL-Speicher.

Bei Verhältnissen von 1:15 oder mehr war xTier in 14 von 18 berichteten Konfigurationen am schnellsten. Zudem verschob es im Durchschnitt weniger Seiten als Vergleichssysteme. Diese Ergebnisse legen nahe, dass intelligenteres Tiering CXL-Kapazität praktikabler machen kann, bestätigen jedoch zugleich, dass die Platzierung ein aktives Forschungsproblem bleibt.

Eine weitere Studie aus dem Jahr 2026 zu Cloud-VMs berichtete über große Leistungsunterschiede zwischen entferntem CXL-Speicher und lokalem Speicher. Die Autoren führten diese Unterschiede auf Workload-Variationen und die Komplexität des Software-Stacks zurück. Solche Erkenntnisse entkräften CXL nicht, stellen jedoch jede Annahme infrage, dass angebundene Kapazität einheitlich funktioniert.

Microsoft-Forscher haben frühe Cloud-Einsätze aus einem anderen Blickwinkel untersucht. Ihre CXL-Deployment-Studie argumentiert, dass CPU- und DRAM-Interna manche Latenzen und Schwankungen stärker bestimmen können als das Protokoll allein. Das macht Ende-zu-Ende-Messungen wichtiger, als einen einzelnen Link verantwortlich zu machen.

Diese Perspektiven können nebeneinander bestehen. Der CXL-Protokoll-Overhead ist nur ein Teil des Pfads, doch die vollständige Ebene verhält sich weiterhin anders als lokaler Speicher. Betreiber müssen Prozessoren, Firmware, Controller, DIMMs, Kernel, Allokatoren und Anwendungen gemeinsam testen.

Marvells öffentliche Leistungsangaben lassen derzeit diesen Detailgrad vermissen. Das Unternehmen benennt weder die exakten Modelle noch Prompt-Verteilungen, Parallelität, Host-Prozessoren oder Speicherplatzierungsrichtlinien hinter den berichteten Zugewinnen. Auch den Stromverbrauch der neuen Controller veröffentlicht es nicht.

Energie ist relevant, weil Kompression, Verschlüsselung, sechs Speicherkanäle und PCIe-6.0-Signalisierung allesamt Energie verbrauchen. Ein Design, das die Auslastung von Beschleunigern steigert, könnte dennoch die Systemeffizienz verbessern. Käufer benötigen Messungen der gesamten Plattform, um diese Rechnung aufzustellen.

Die Zuverlässigkeit erfordert eine ähnliche Prüfung. Die gemeinsame Nutzung von Speicher durch vier Hosts kann die Auslastung verbessern, vergrößert aber auch die Auswirkungen von Controller- oder Firmware-Ausfällen. StructGuard und CXL-Zuverlässigkeitsfunktionen adressieren Teile dieses Risikos, obwohl weiterhin Produktionsnachweise nötig sind.

Auch Sicherheitsbehauptungen verdienen eine sorgfältige Einordnung. AES-256 und CXL-Link-Verschlüsselung schützen Daten an bestimmten Speicherorten und Übertragungswegen. Post-Quanten-Kryptografie kann ausgewählte Austauschvorgänge absichern, doch diese Funktionen sichern nicht automatisch eine Anwendung und beseitigen keine Risiken beim Schlüsselmanagement.

Das Sampling-Datum schafft eine letzte Unsicherheit. Marvell hat die Spezifikationen im Oktober 2026 angekündigt; Muster werden Anfang 2027 erwartet. Das Verhalten des Siliziums, die Verfügbarkeit von Boards, die Plattformunterstützung und der Zeitpunkt der Produktion können sich vor dem breiten Einsatz noch ändern.

Für Käufer von Rechenzentren lautet die richtige Frage nicht, ob sechs Kanäle auf einem Datenblatt vier schlagen. Entscheidend ist, ob ein qualifizierter Server bei repräsentativem Traffic, Speicherdruck und Fehlerbedingungen dauerhaft bessere Service-Level-Leistung liefert.

Drei Signale werden zeigen, ob Structera X skalieren kann

Plattformvalidierung, unabhängige Workload-Ergebnisse und Produktionseinsatz werden bestimmen, ob Marvells Dichtevorteil zu einer dauerhaften Marktposition wird.

Das erste Signal ist ein termingerechtes Sampling im ersten Quartal 2027. Marvell muss funktionsfähige Muster von Structera X 3406 und 3506 mit den angekündigten PCIe-6.0-, CXL-3.2-, Kompressions-, Sicherheits- und Vier-Host-Funktionen liefern.

Sampling allein wird die Produktionsreife nicht belegen. Es wird zeigen, ob Kunden planmäßig mit der Qualifizierung beginnen können. Verzögerungen würden Astera Labs, Montage Technology und kundenspezifischen Hyperscaler-Projekten mehr Zeit zum Vorankommen geben.

Das zweite Signal ist die namentlich benannte Plattform- und Speichervalidierung. Käufer sollten auf bestätigte Kompatibilität mit bestimmten Generationen von Intel Xeon und AMD EPYC, DDR4- und DDR5-Anbietern, Serverherstellern und Betriebssystemversionen achten.

CXL hängt von der Zusammenarbeit über diesen gesamten Stack hinweg ab. Ein Controller kann die Spezifikation erfüllen und dennoch in einem vollständigen System auf Probleme bei Firmware, BIOS, Fehlerberichterstattung oder Speicherverwaltung stoßen. Öffentliche Interoperabilitätsergebnisse würden Marvells Behauptung stärken, dass die bestehende Structera-Softwarebasis die Einführung beschleunigen kann.

Diese Tests sollten alle beworbenen Betriebsmodi umfassen. Die Vier-Host-Konfiguration, Kompressions-Engine, Verschlüsselungsfunktionen und maximale DIMM-Bestückung erzeugen unterschiedliche Traffic- und Wärmebedingungen. Eine Validierung bei reduzierter Kapazität würde weniger aussagen als Tests der vorgesehenen Einsätze.

Das dritte Signal sind unabhängige Messungen zur KI-Inferenz. Prüfer und Kunden benötigen Ergebnisse zu Zeit bis zum ersten Token, Durchsatz bei Ausgabetokens, Tail-Latenz, Beschleuniger-Auslastung, Speicherleistung und Wiederherstellung nach Fehlern.

Diese Tests sollten mehrere Konfigurationen vergleichen. Sinnvolle Baselines umfassen reinen HBM-Betrieb, konventionelles Offloading in Host-Speicher, Structera X der ersten Generation, konkurrierende CXL-Controller und speichergestützte Cache-Ebenen. Jeder Vergleich sollte dieselben Modelle und Traffic-Verteilungen verwenden.

Auch Kompressionsergebnisse benötigen eine workloadspezifische Offenlegung. Eine Behauptung der zwei- bis dreifachen Kapazität ist nur aussagekräftig, wenn Leser wissen, welche Seiten komprimiert wurden, wie häufig sie sich änderten und wie sich die Dekompression auf die Latenz auswirkte. Gemischter Anwendungsverkehr liefert einen besseren Test als ein einzelnes vorteilhaftes Dataset.

Nachweise aus realen Diensten werden am wichtigsten sein. Ein Hyperscaler-Einsatz mit dauerhaftem Traffic würde zeigen, dass Marvells Controller über Demonstrationen und Engineering-Samples hinausgehen kann. Die Einführung durch Serverhersteller würde den adressierbaren Markt über kundenspezifische Installationen hinaus erweitern.

Der Start von Marvell Structera X CXL 3.2 erhebt eine klare Hardwarebehauptung: Sechs Speicherkanäle können hinter jedem Controller mehr Kapazität anbinden, während PCIe 6.0 die entsprechende Host-Bandbreite bereitstellt. Außerdem vereint das Gerät Kompression, Sharing, Sicherheit und Zuverlässigkeit.

Die ungelöste Frage liegt oberhalb des Siliziums. Kann Software konsistent entscheiden, welche Daten in HBM, lokalen DRAM, CXL-Speicher oder Storage gehören, ohne unvertretbare Latenzen hinzuzufügen? Diese Entscheidung wird bestimmen, ob zusätzliche Terabyte den nutzbaren Inferenzdurchsatz erhöhen oder lediglich eine wenig genutzte Ebene erweitern.

Entwickler und Infrastrukturkäufer sollten von Anbietern Nachweise auf Gesamtsystemebene statt Spitzenwerten einzelner Controller verlangen. Verfolgen Sie in den kommenden Monaten die Verfügbarkeit von Mustern, die Plattformqualifizierung und reproduzierbare Inferenz-Benchmarks. Wenn diese drei Signale übereinstimmen, wird CXL-Speicher mit sechs Kanälen weniger wie optionale Kapazität und mehr wie ein praktischer Bestandteil des KI-Serving-Stacks wirken.