Marvell Structera X CXL 3.2 amplía la memoria para IA, pero la capacidad es solo la mitad de la batalla
Marvell ha presentado dos controladores Structera X CXL 3.2 con seis canales de memoria, conectividad para cuatro hosts y hasta 9 TB de memoria física. El lanzamiento de Marvell Structera X CXL 3.2 apunta a una restricción creciente en la inferencia: los aceleradores solo pueden procesar tokens cuando disponen de suficiente memoria utilizable a su alrededor.
El Structera X 3406 es compatible con DDR4, mientras que el Structera X 3506 es compatible con DDR5. Ambos se conectan mediante PCIe 6.0 y se espera que comiencen a distribuirse como muestras durante el primer trimestre de 2027. Marvell afirma que los productos pueden mejorar el tiempo hasta el primer token y ampliar las longitudes de contexto admitidas frente a su generación anterior.
Sin embargo, esa comparación solo recoge el componente de hardware de la historia. Astera Labs, Montage Technology, Meta y otros proveedores también están avanzando en diseños de memoria CXL. La competencia está pasando de quién puede conectar más memoria a quién puede convertir una capacidad compartida y más lenta en un rendimiento de aplicación predecible.
Marvell Structera X CXL 3.2 añade seis canales de memoria
Marvell incrementa la capacidad, el ancho de banda del host y el rendimiento de compresión dentro de una misma generación de controladores.
El lanzamiento de Structera X abarca dos expansores de memoria de segunda generación. Un expansor de memoria es un controlador que permite a un procesador acceder a memoria adicional mediante una interconexión externa en lugar de sus canales de memoria nativos.
El Structera X 3406 ofrece seis canales DDR4 y admite tres DIMM por canal. Un DIMM es el módulo extraíble que aloja chips DRAM dentro de un servidor. Con 18 ranuras RDIMM, Marvell afirma que un controlador puede admitir hasta 9 TB de DDR4.
El Structera X 3506 combina seis canales DDR5 con dos DIMM por canal. Sus 12 ranuras RDIMM admiten hasta 6 TB de DDR5, según Marvell. Los distintos límites reflejan las configuraciones de los controladores y las tecnologías de memoria, no una afirmación de que DDR4 sea inherentemente más capaz.
Ambos productos pasan de CXL 2.0 sobre PCIe 5.0 a CXL 3.2 sobre PCIe 6.0. CXL, o Compute Express Link, es una interconexión coherente que permite a los procesadores acceder a dispositivos y memoria conectados con semántica de carga y almacenamiento.
El nuevo enlace admite hasta 256 GB por segundo de ancho de banda agregado del host mediante una conexión PCIe 6.0 x16. Esto duplica los 128 GB por segundo declarados para la generación anterior de Marvell. Los controladores también pueden repartir la conectividad entre hasta cuatro hosts, lo que permite a varios sistemas acceder a la capacidad situada detrás de un dispositivo.
El número de canales importa porque un controlador necesita suficiente ancho de banda en el backend para atender el enlace de host más rápido. Marvell aumentó el número de canales de memoria de cuatro a seis, un incremento del 50 %. La empresa mantuvo ambos controladores en un proceso de fabricación de 5 nanómetros.
Marvell también elevó el rendimiento de compresión y descompresión LZ4 en línea a 250 GB por segundo. LZ4 es un formato de compresión de baja latencia que sacrifica cierta densidad de compresión en favor de la velocidad. El nuevo rendimiento es cinco veces superior a la tasa declarada para la generación anterior.
Según Marvell, la compresión puede proporcionar entre dos y tres veces la capacidad efectiva disponible a partir de la DRAM instalada. Ese resultado depende de los datos, ya que las páginas ya comprimidas o irregulares no se reducirán como las repetitivas.
El anuncio también introduce funciones ampliadas de seguridad y fiabilidad. Marvell enumera Caliptra 2.0, cifrado de memoria AES-256, CXL Integrity and Data Encryption y criptografía poscuántica entre las protecciones compatibles. Su sistema de fiabilidad StructGuard incorpora corrección de errores destinada a proteger frente a fallos de dispositivos DRAM.
Estos cambios hacen que el lanzamiento sea más que una actualización rutinaria de estándares. El controlador debe alimentar seis canales de memoria, procesar compresión cerca de la velocidad de línea, proteger los datos y coordinar el acceso desde varios hosts. Cada función añadida también crea otra área que los operadores deben validar antes del despliegue.
Marvell planea mostrar los dispositivos en la OCP Global Summit de 2026. Sin embargo, no se espera la distribución de muestras hasta principios de 2027. Por tanto, el anuncio describe un componente futuro, no hardware que la mayoría de los clientes pueda comprar e implementar hoy.
Por qué la inferencia de IA necesita más que memoria de acelerador
El objetivo inmediato no es solo el almacenamiento del modelo, sino el creciente estado de trabajo creado por la inferencia simultánea y de contexto largo.
Durante la inferencia, un transformer almacena tensores de clave y valor generados a partir de tokens procesados previamente. Esta caché KV evita que el sistema recalcule el mismo estado de atención durante cada paso de decodificación.
La demanda de caché KV aumenta con la longitud del contexto, el tamaño de lote, la estructura del modelo y el número de solicitudes activas. Por tanto, los prompts más largos consumen memoria antes de que el modelo genere una sola respuesta. Los flujos de trabajo de agentes añaden más presión porque mantienen historiales, usan herramientas, recuperan documentos y atienden muchas sesiones.
La memoria de alto ancho de banda, o HBM, sigue siendo la ubicación preferida para los datos a los que un acelerador debe acceder de inmediato. Su ancho de banda es mucho mayor que el de la DRAM de servidor convencional o la memoria conectada mediante CXL. Sin embargo, la capacidad de HBM es limitada, se encuentra físicamente cerca del procesador y resulta difícil de ampliar tras el despliegue.
Los operadores pueden responder reduciendo los tamaños de lote, acortando los contextos, recalculando el estado expulsado o moviendo datos menos activos a otro lugar. Cada opción puede reducir la utilización o aumentar la latencia. La memoria adicional adquiere valor cuando mantiene a los costosos aceleradores trabajando con tokens en lugar de esperar datos.
Marvell posiciona Structera X como un nivel adicional para ese estado. El controlador no convierte DDR4 o DDR5 en HBM. Crea un pool más grande donde los datos seleccionados pueden seguir siendo direccionables por bytes y estar más cerca que el almacenamiento convencional.
La empresa afirma que los nuevos controladores ofrecen un tiempo hasta el primer token entre un 40 y un 50 % más rápido con una longitud de contexto equivalente. El tiempo hasta el primer token mide el retraso entre enviar un prompt y recibir el primer token generado.
Marvell también afirma admitir ventanas de contexto de hasta el doble de longitud con una latencia equivalente. Para los modelos de recomendación de aprendizaje profundo, informa de hasta el doble de consultas por segundo y entre dos y tres veces la capacidad efectiva de las tablas de embeddings.
Estas cifras son afirmaciones del proveedor basadas en configuraciones no especificadas en el anuncio público. Marvell no ha publicado suficientes detalles sobre cargas de trabajo, software, procesadores o líneas de base para que los lectores puedan reproducirlas. Deben considerarse objetivos de producto hasta que aparezcan pruebas independientes de sistemas.
Aun así, la demanda subyacente es creíble. La investigación sobre pooling de memoria CXL identifica una brecha de capacidad cuando los prompts largos y la inferencia multiinquilino superan la HBM disponible. El análisis compara el pooling CXL con el recálculo y la descarga a DDR convencional, en lugar de tratar la memoria adicional como un acelerador universal.
La distinción es importante. Un nivel de memoria más grande puede evitar fallos provocados por la capacidad y reducir el recálculo innecesario. No puede eliminar la diferencia de ancho de banda entre HBM y la DRAM externa.
Esto convierte la política de colocación en un elemento central para el rendimiento. Las páginas a las que se accede con frecuencia deben permanecer en memoria más rápida, mientras que las más frías pueden trasladarse al nivel CXL. Si el software las clasifica mal, un servidor puede ganar terabytes de capacidad mientras pierde velocidad de aplicación.
El mismo problema aparece más allá de los modelos de lenguaje. Los sistemas de recomendación mantienen grandes tablas de embeddings cuyas entradas reciben niveles desiguales de tráfico. Las bases de datos y los motores de análisis también separan conjuntos de trabajo activos de capacidad menos utilizada. Structera X se dirige a estas cargas de trabajo limitadas por memoria junto con el servicio de LLM.
Por tanto, el lanzamiento refleja un cambio más amplio en la infraestructura de IA. Los aceleradores siguen siendo los motores de computación visibles, pero la capacidad y el movimiento de memoria determinan cada vez más cuánto trabajo útil completan esos motores.
Seis canales aumentan la presión sobre los rivales de cuatro canales
La ventaja de hardware más clara de Marvell es la densidad por controlador, mientras que los competidores conservan distintas fortalezas en preparación para el despliegue y arquitectura.
Astera Labs ya incluye productos CXL 3.2 en su familia Leo. Sus controladores Leo 2 admiten cuatro canales de DDR4 o DDR5, conectividad PCIe 6.0 y expansión de memoria. La serie P también admite pooling y compartición.
La tarjeta adicional A2000 de Astera ofrece ocho ranuras DDR5 RDIMM o 12 ranuras DDR4. Su arquitectura brinda a los fabricantes de sistemas una opción de tarjeta completa en lugar de solo un componente de controlador. El diseño anunciado de seis canales de Marvell admite un 50 % más de canales de backend por controlador.
Esa diferencia puede reducir el número de controladores necesario para una cantidad determinada de DRAM conectada. Menos controladores pueden simplificar el diseño de la placa y potencialmente reducir consumo, espacio y coste. Los beneficios reales del sistema dependerán del encapsulado, la gestión térmica, la velocidad de la memoria, la topología y la cualificación.
Montage Technology ofrece otra comparación. En julio de 2026, la empresa anunció la producción de prueba de un controlador CXL 3.2 con dos canales DDR5, velocidades de hasta 8.000 MT por segundo y compatibilidad con PCIe 6.x.
Montage afirmó que su controlador se había integrado en productos de próxima generación de Samsung y SK hynix, con la validación inicial ya completada. También describió su alineación con las plataformas Intel Xeon y AMD EPYC. Estas declaraciones sobre el ecosistema importan porque la interoperabilidad puede decidir si un nuevo dispositivo de memoria pasa de la demostración a la producción.
Marvell cuenta con su propia base de despliegue. La empresa afirma que sus controladores Structera X 2404 y 2504 de primera generación ya se envían a clientes hyperscale. La nueva generación utiliza la pila de software y las integraciones de ecosistema existentes, lo que podría acortar la cualificación.
Los dispositivos de primera generación ofrecen cuatro canales de memoria y conectividad CXL 2.0. El 2404 centrado en DDR4 admite tres DIMM por canal, mientras que el 2504 centrado en DDR5 admite dos. Sus especificaciones de producto también incluyen compresión en línea, cifrado y hasta 200 GB por segundo de ancho de banda de memoria.
Los hyperscalers también pueden desarrollar dispositivos personalizados en lugar de comprar silicio comercial. El proyecto Vistara de Meta, por ejemplo, conecta memoria DDR4 recuperada a servidores construidos en torno a procesadores más recientes. Este enfoque permite a un operador ajustar hardware y software a su flota, pero el chip resultante no está disponible para clientes ordinarios de centros de datos.
Marvell compite tanto con controladores comerciales como con alternativas diseñadas por hyperscalers. Su arquitectura de seis canales ofrece a los fabricantes de sistemas una opción de propósito general más densa. Un diseño personalizado aún puede imponerse cuando la escala de la flota justifica una optimización más profunda.
Por tanto, la competencia principal es arquitectónica: máxima memoria detrás de cada controlador frente a la madurez de la plataforma circundante. Marvell lidera su comparación pública con seis canales, compatibilidad para cuatro hosts y compresión. Los rivales pueden responder mediante tarjetas disponibles, plataformas validadas, software o diseños menos complejos.
Todavía no hay evidencia pública que establezca un ganador universal. Los productos de Marvell no han alcanzado su ventana de distribución de muestras declarada, mientras que los dispositivos CXL 3.2 de la competencia se encuentran en distintas fases de comercialización. Los compradores compararán sistemas terminados, no especificaciones aisladas de controladores.
La compresión vuelve elástica la capacidad, no gratuita
Structera X puede exponer mucha más memoria efectiva, pero el beneficio varía según la compresibilidad de los datos y el comportamiento de acceso.
La promesa de una capacidad efectiva de dos a tres veces superior proviene de procesar el contenido de la memoria mediante el motor LZ4 del controlador. Si una página se comprime hasta la mitad de su tamaño original, la misma DRAM física puede albergar aproximadamente el doble de datos lógicos antes de considerar los metadatos y la sobrecarga operativa.
Este mecanismo puede ser útil para embeddings dispersos, valores repetidos y otras estructuras compresibles. Aportará menos cuando las páginas contengan datos cifrados, comprimidos o muy irregulares. La proporción útil también puede cambiar durante la vida útil de una carga de trabajo.
La compresión añade trabajo a cada acceso afectado. La respuesta de Marvell es un mayor rendimiento del motor, que, según afirma, puede mantener el ritmo de la interfaz PCIe 6.0. Sin embargo, el rendimiento por sí solo no describe la latencia de cola, la contención ni el comportamiento cuando las ratios de compresión varían entre páginas.
El controlador también debe mantener asignaciones entre direcciones lógicas y ubicaciones físicas comprimidas. La corrección de errores y el cifrado operan junto con esa asignación. El acceso multi-host añade otra capa de coordinación cuando varios sistemas comparten la capacidad.
Estas funciones explican por qué importa la cifra de compresión de 250 GB por segundo. Un motor más lento podría convertirse en un cuello de botella incluso cuando el enlace del host y los canales DRAM dispongan de ancho de banda libre. Igualar las tasas máximas no garantiza que las cargas de trabajo mixtas obtengan el mismo resultado.
El diseño de cuatro hosts de Marvell convierte la utilización en otra parte del argumento. La memoria que permanece inactiva detrás de un servidor normalmente no puede ayudar a otro servidor con un pico temporal. La capacidad CXL compartida permite a los operadores asignar un pool entre hosts en lugar de sobredimensionar cada máquina para su peor caso.
Esa ventaja depende de la orquestación. El software debe decidir qué host recibe capacidad, cómo se mueven las páginas y qué sucede durante fallos o cambios en la demanda. El hardware puede exponer memoria compartida sin saber qué aplicación debería utilizarla.
CXL 3.2 incorpora mejoras de gestión, fiabilidad y seguridad sobre las principales capacidades de tejido introducidas con CXL 3.0. PCIe 6.0 duplica la tasa de señalización por carril frente a la base PCIe 5.0 utilizada por CXL 2.0. También adopta modulación de amplitud de pulso con cuatro niveles y unidades de control de flujo de tamaño fijo.
Estos cambios aumentan el ancho de banda del enlace, pero no hacen que la memoria conectada sea idéntica a la DRAM local. Las solicitudes siguen viajando a través de un controlador y un enlace externo. La compresión, el cifrado, el uso compartido y la conmutación pueden añadir más trabajo al recorrido.
Por tanto, el diseño de Marvell debe entenderse como infraestructura de capacidad con soporte de ancho de banda, no como sustituto de cada acceso a memoria local. El patrón de despliegue más sólido mantiene los datos sensibles a la latencia cerca del cómputo y sitúa los datos menos activos en el nivel ampliado.
Para inferencia, esto podría significar conservar los datos de atención activos en HBM mientras se trasladan bloques reutilizables o menos urgentes de la caché KV a DRAM conectada mediante CXL. Para recomendaciones, los embeddings solicitados con frecuencia podrían permanecer locales mientras la cola larga ocupa la capacidad ampliada.
El éxito depende de si la aplicación expone suficiente localidad. Las cargas de trabajo con regiones claramente activas y poco activas pueden beneficiarse de la segmentación por niveles. Las cargas que acceden de forma uniforme a un gran conjunto de datos percibirán el nivel más lento con mayor frecuencia.
La misma cautela se aplica a las afirmaciones sobre longitud de contexto. Admitir el doble de contexto con una latencia declarada solo es útil si todo el servicio cumple sus objetivos de respuesta. Un máximo mayor no aumenta automáticamente el rendimiento bajo tráfico de producción concurrente.
La segmentación por software es la prueba más difícil
La principal incertidumbre es si los sistemas reales pueden ubicar los datos lo suficientemente bien como para convertir la capacidad adicional en un rendimiento de inferencia consistente.
La memoria CXL introduce características de acceso no uniformes. La DRAM local, la HBM del acelerador, la DRAM conectada y el almacenamiento ofrecen distintas capacidades, anchos de banda y latencias. Las aplicaciones necesitan políticas que comprendan esas diferencias.
Los sistemas operativos ya exponen parte de la memoria CXL como un nodo NUMA independiente. NUMA, o acceso no uniforme a memoria, describe un sistema en el que el tiempo de acceso depende de la ubicación de la memoria. La ubicación básica puede alejar las páginas menos activas de la DRAM local, pero las cargas de trabajo cambiantes complican esa decisión.
Una página que estaba poco activa hace segundos puede volverse importante tras una nueva consulta o tendencia de recomendación. Moverla de vuelta consume ancho de banda y tiempo. Un movimiento excesivo puede eliminar el beneficio de un nivel más amplio.
Investigaciones recientes ilustran el problema. El proyecto xTier utiliza aprendizaje automático dentro del kernel para clasificar páginas y ajustar el muestreo a medida que cambian las fases de la carga de trabajo. Sus autores evaluaron seis cargas de trabajo limitadas por memoria con varias proporciones de memoria local a CXL.
Con proporciones de 1:15 o superiores, xTier fue el más rápido en 14 de las 18 configuraciones reportadas. También movió menos páginas que los sistemas de comparación en promedio. Estos resultados sugieren que una segmentación más inteligente puede hacer que la capacidad CXL sea más práctica, al tiempo que confirman que la ubicación sigue siendo un problema de investigación activo.
Otro estudio de 2026 sobre máquinas virtuales en la nube informó de grandes diferencias de rendimiento entre la memoria CXL remota y la memoria local. Los autores relacionaron esas diferencias con la variación de las cargas de trabajo y la complejidad de la pila de software. Tales hallazgos no invalidan CXL, pero cuestionan cualquier supuesto de que la capacidad conectada se comporta de manera uniforme.
Investigadores de Microsoft han examinado los primeros despliegues en la nube desde otro ángulo. Su estudio sobre despliegues de CXL sostiene que los componentes internos de la CPU y la DRAM pueden dominar parte de la latencia y la variabilidad, en lugar de que lo haga únicamente el protocolo. Eso hace que la medición de extremo a extremo sea más importante que culpar a un solo enlace.
Estas perspectivas pueden coexistir. La sobrecarga del protocolo CXL es solo una parte del recorrido, pero el nivel completo sigue comportándose de manera diferente a la memoria local. Los operadores deben probar conjuntamente procesadores, firmware, controladores, DIMMs, kernels, asignadores y aplicaciones.
Las afirmaciones públicas de rendimiento de Marvell carecen actualmente de ese nivel de detalle. La empresa no identifica los modelos exactos, las distribuciones de prompts, la concurrencia, los procesadores host ni las políticas de ubicación de memoria detrás de sus mejoras reportadas. Tampoco publica el consumo energético de los nuevos controladores.
La energía es relevante porque la compresión, el cifrado, seis canales de memoria y la señalización PCIe 6.0 consumen energía. Un diseño que aumente la utilización de los aceleradores aún podría mejorar la eficiencia del sistema. Los compradores necesitan mediciones de toda la plataforma para hacer ese cálculo.
La fiabilidad requiere un escrutinio similar. Compartir memoria entre cuatro hosts puede mejorar la utilización, pero también amplía el efecto de fallos del controlador o del firmware. StructGuard y las funciones de fiabilidad de CXL abordan partes de ese riesgo, aunque sigue siendo necesaria evidencia de producción.
Las afirmaciones de seguridad también merecen una interpretación cuidadosa. AES-256 y el cifrado de enlace CXL protegen los datos en ubicaciones específicas y rutas de tránsito. La criptografía poscuántica puede proteger intercambios seleccionados, pero esas funciones no protegen automáticamente una aplicación ni eliminan los riesgos de gestión de claves.
La fecha de muestreo genera una última incertidumbre. Marvell ha anunciado especificaciones en octubre de 2026, con muestras previstas para principios de 2027. El comportamiento del silicio, la disponibilidad de placas, el soporte de plataforma y el calendario de producción pueden cambiar antes del despliegue general.
Para los compradores de centros de datos, la pregunta correcta no es si seis canales superan a cuatro en una hoja de especificaciones. Es si un servidor cualificado mantiene un mejor rendimiento de nivel de servicio con tráfico representativo, presión de memoria y condiciones de fallo.
Tres señales mostrarán si Structera X puede escalar
La validación de plataforma, los resultados independientes de cargas de trabajo y la adopción en producción determinarán si la ventaja de densidad de Marvell se convierte en una posición de mercado duradera.
La primera señal es el muestreo puntual en el primer trimestre de 2027. Marvell debe entregar muestras funcionales de Structera X 3406 y 3506 con las capacidades anunciadas de PCIe 6.0, CXL 3.2, compresión, seguridad y cuatro hosts.
El muestreo por sí solo no demostrará la preparación para producción. Establecerá si los clientes pueden iniciar la cualificación según lo previsto. Los retrasos darían a Astera Labs, Montage Technology y los proyectos personalizados de hyperscalers más tiempo para avanzar.
La segunda señal es la validación de plataformas y memoria identificadas. Los compradores deberían vigilar la compatibilidad confirmada con generaciones específicas de Intel Xeon y AMD EPYC, proveedores de DDR4 y DDR5, fabricantes de servidores y versiones de sistemas operativos.
CXL depende de la cooperación en toda esa pila. Un controlador puede cumplir la especificación y aun así encontrar problemas de firmware, BIOS, notificación de errores o gestión de memoria en un sistema completo. Los resultados públicos de interoperabilidad reforzarían la afirmación de Marvell de que su actual base de software Structera puede acelerar la adopción.
Estas pruebas deberían incluir todos los modos de funcionamiento anunciados. La configuración de cuatro hosts, el motor de compresión, las funciones de cifrado y las poblaciones máximas de DIMM generan condiciones de tráfico y térmicas diferentes. La validación con capacidad reducida revelaría menos que probar los despliegues previstos.
La tercera señal es la medición independiente de inferencia de IA. Los analistas y clientes necesitan resultados sobre tiempo hasta el primer token, rendimiento de tokens de salida, latencia de cola, utilización de aceleradores, energía de memoria y recuperación ante fallos.
Esas pruebas deberían comparar varias configuraciones. Las líneas base útiles incluyen funcionamiento solo con HBM, descarga convencional a memoria host, Structera X de primera generación, controladores CXL competidores y niveles de caché respaldados por almacenamiento. Cada comparación debería utilizar los mismos modelos y distribuciones de tráfico.
Los resultados de compresión también necesitan divulgación específica por carga de trabajo. Una afirmación de capacidad de dos a tres veces es significativa solo cuando los lectores saben qué páginas se comprimieron, con qué frecuencia cambiaron y cómo afectó la descompresión a la latencia. El tráfico mixto de aplicaciones proporcionará una prueba mejor que un único conjunto de datos favorable.
La evidencia de servicios reales será lo más importante. Un despliegue de hyperscaler con tráfico sostenido demostraría que el controlador de Marvell puede ir más allá de las demostraciones y las muestras de ingeniería. La adopción por parte de fabricantes de servidores ampliaría el mercado direccionable más allá de las instalaciones personalizadas.
El lanzamiento de Marvell Structera X CXL 3.2 plantea una afirmación de hardware clara: seis canales de memoria pueden conectar más capacidad detrás de cada controlador mientras PCIe 6.0 proporciona el ancho de banda correspondiente para el host. También integra compresión, compartición, seguridad y fiabilidad en el mismo dispositivo.
La cuestión sin resolver está por encima del silicio. ¿Puede el software decidir de forma consistente qué datos pertenecen a HBM, DRAM local, memoria CXL o almacenamiento sin añadir una latencia inaceptable? Esa decisión determinará si los terabytes adicionales aumentan el rendimiento útil de inferencia o simplemente amplían un nivel infrautilizado.
Los desarrolladores y compradores de infraestructura deberían pedir a los proveedores evidencia de sistema completo en lugar de cifras máximas del controlador. Sigan la disponibilidad de muestras, la cualificación de plataformas y los benchmarks de inferencia reproducibles durante los próximos meses. Si esas tres señales se alinean, la memoria CXL de seis canales parecerá menos una capacidad opcional y más una parte práctica de la pila de servicio de IA.
