El centro de datos de IA CXL de Panmnesia lleva la batalla por la escalabilidad más allá de las GPU
Panmnesia ha propuesto una arquitectura de centro de datos de IA CXL que coordina hasta 960 aceleradores dentro de un único dominio de ejecución coherente. El diseño, desarrollado con investigadores de Meta, busca que los recursos distribuidos entre racks se comporten más como componentes dentro de un gran chip.
Esta afirmación transforma el debate habitual sobre infraestructura de IA. La pregunta central ya no es solo qué empresa puede construir la GPU más rápida. Es si cientos de aceleradores, dispositivos de memoria y procesadores pueden comunicarse con la suficiente previsibilidad como para funcionar como una sola máquina.
El centro de datos de IA CXL de Panmnesia sigue siendo una propuesta arquitectónica, no una implementación comercial a gran escala documentada públicamente. Sin embargo, llega con más credibilidad que un anuncio conceptual típico. El diseño aparece en una revisión por pares invitada, mientras que Meta ha informado por separado sobre resultados de producción de su propia infraestructura de memoria CXL.
La propuesta enfrenta Compute Express Link, o CXL, a una parte difícil del modelo actual de centro de datos. CXL es un estándar abierto de interconexión que admite comunicación coherente entre procesadores, aceleradores y memoria. Puede ofrecer un acceso a recursos más directo que las capas convencionales de red y software.
Panmnesia y Meta no sostienen que CXL deba sustituir todas las conexiones Ethernet o InfiniBand. Su argumento, más acotado, es más relevante. Las cargas de trabajo que exigen una ejecución estrechamente sincronizada necesitan una ruta entre racks más predecible de la que suelen ofrecer las redes de propósito general.
La propuesta trata el centro de datos como una sola unidad de ejecución
Panmnesia y Meta quieren extender la coordinación a nivel de chip más allá de servidores y racks individuales.
Las grandes cargas de trabajo de IA dividen sus cálculos entre muchos aceleradores. Estos aceleradores deben intercambiar parámetros de modelo, resultados intermedios y mensajes de sincronización durante un trabajo de entrenamiento o inferencia.
Un participante retrasado puede obligar a todos los demás dispositivos de su grupo a esperar. Los ingenieros suelen llamar straggler a ese participante retrasado. A medida que los sistemas crecen, las diferencias entre las rutas de comunicación más rápidas y las más lentas resultan cada vez más costosas.
La nueva arquitectura se centra en reducir esa dispersión de latencia. La latencia media sigue importando, pero unos tiempos de llegada previsibles se vuelven igualmente importantes cuando cientos de dispositivos deben completar la misma operación sincronizada.
Según la propuesta de un solo chip publicada, el diseño situaría CPU, aceleradores y memoria dentro de un dominio CXL jerárquico. La propuesta utiliza tres elementos principales de hardware para controlar las rutas de comunicación.
El primero es un conmutador no bloqueante de alta capacidad de conexiones. Una alta capacidad de conexiones significa que una capa de conmutación puede conectar muchos dispositivos. Un diseño no bloqueante busca evitar que conexiones no relacionadas interfieran innecesariamente entre sí.
El segundo componente es una unidad de aceleración de enlaces. Este hardware gestiona funciones de comunicación que, de otro modo, requerirían más procesamiento de software o transiciones de protocolo.
El tercero es un controlador de fabric. Gestiona el conjunto más amplio de recursos conectados y determina cómo se organizan, acceden y aíslan los dispositivos.
En conjunto, estos elementos buscan hacer más determinista la comunicación a través del fabric. Los dispositivos siguen ocupando placas, servidores y racks distintos, pero sus interacciones siguen rutas de hardware controladas.
El sistema de referencia descrito en el anuncio empareja una CPU con dos aceleradores. Con el diseño propuesto, una CPU coordinaría 16 aceleradores, un aumento de ocho veces.
Un dominio jerárquico mayor podría incluir hasta 960 aceleradores. El anuncio describe esta cifra como aproximadamente 13 veces la escala de su plataforma de referencia.
La propuesta también apunta a una latencia de comunicación de ida y vuelta de varios cientos de nanosegundos para rutas que, de otro modo, tardarían microsegundos a través de redes convencionales. Esto representa una reducción de hasta un orden de magnitud en la comparación modelada.
Estas cifras describen la arquitectura presentada en la revisión. No deben interpretarse como resultados verificados de forma independiente de una instalación de producción con 960 aceleradores.
Esta distinción importa. Un artículo de revisión puede combinar evidencia existente, principios de diseño y una arquitectura futura. No establece automáticamente que todos los componentes hayan operado juntos en el límite superior propuesto.
Aun así, la publicación establece una dirección técnica definida. Panmnesia está tratando el centro de datos completo, en lugar del servidor, como la unidad de diseño de hardware.
Por qué la escalabilidad de la IA se ha convertido en un problema de comunicación
Añadir aceleradores incrementa la capacidad de cómputo teórica, pero las cargas de trabajo sincronizadas solo avanzan tan rápido como su intercambio obligatorio más lento.
Los proveedores de infraestructura de IA han dedicado años a aumentar el rendimiento de los aceleradores, el ancho de banda de memoria y la densidad de los racks. Estas mejoras siguen siendo importantes. Sin embargo, un modelo grande rara vez funciona como una secuencia aislada de cálculos en un solo dispositivo.
El entrenamiento distribuye las capas del modelo y los datos entre muchos aceleradores. Los sistemas de inferencia también dividen modelos grandes, índices de recuperación y tablas de recomendaciones entre múltiples recursos.
Cada división genera comunicación. Los dispositivos deben mover activaciones, gradientes, parámetros y datos almacenados en caché mientras permanecen sincronizados con el resto del trabajo.
El problema crece más rápido de lo que sugiere un simple recuento de dispositivos. Añadir un acelerador crea otro participante, pero también puede crear más relaciones de comunicación y otra fuente potencial de retraso.
Las redes de propósito general están diseñadas para admitir tráfico variado y enrutamiento flexible. Esa flexibilidad introduce interfaces de red, almacenamiento en búfer, procesamiento de protocolos, gestión de congestión y coordinación de software.
Estas características hacen que Ethernet e InfiniBand sean útiles en instalaciones grandes. También generan variaciones de temporización que los trabajos de IA estrechamente sincronizados deben absorber.
Dentro de un rack moderno de aceleradores, los proveedores ya utilizan enlaces especializados de escalado vertical para reducir esas penalizaciones. Nvidia utiliza NVLink y NVLink Switch en sistemas compatibles. La industria también está desarrollando UALink como una conexión abierta de escalado vertical para aceleradores.
Estas tecnologías se centran en acoplar estrechamente dispositivos dentro de un dominio físico limitado. CXL se ha desarrollado en torno a conexiones coherentes entre procesadores, aceleradores y memoria, incluida la expansión, agrupación y compartición de memoria.
El diseño de Panmnesia extiende más allá ese modelo coherente. Su principal rival no es una empresa de chips concreta. Es la vía de escalado horizontal basada en redes y coordinada por software que se utiliza cuando el trabajo estrechamente acoplado cruza los límites de los racks.
Eso no vuelve obsoleto a Ethernet. Las redes de escalado horizontal siguen siendo esenciales para almacenamiento, conectividad en toda la instalación, comunicación de servicios y cargas de trabajo que toleran una sincronización más flexible.
El conflicto afecta a la ruta computacional. Panmnesia sostiene que las copias repetidas de datos y la intervención del software no deberían situarse entre dispositivos que participan en una operación estrechamente sincronizada.
La experiencia de Meta en producción da un contexto práctico a este argumento. La empresa desarrolló Vistara, una plataforma personalizada de expansión de memoria CXL que abarca silicio, firmware, compatibilidad con sistemas operativos e implementación en su flota.
Meta afirma que Vistara ha operado en servicios de producción que incluyen inferencia distribuida de aprendizaje automático, bases de datos, cachés, procesamiento de big data y sistemas de compilación. Un resumen de la implementación de Vistara del CXL Consortium informa de hasta un 25 por ciento menos de servidores para inferencia desagregada.
El mismo resumen informa de una reducción del 29 por ciento en la latencia media de las cachés distribuidas. Estos son resultados de producción reportados por Meta, no referencias de rendimiento del diseño completo de Panmnesia con 960 aceleradores.
Aun así, muestran por qué CXL ha ido más allá del debate de laboratorio. Los hiperescaladores ahora cuentan con evidencia de que la expansión coherente de memoria puede afectar al número de servidores y a la latencia de los servicios.
La presión comercial recae sobre varios grupos. Los proveedores de aceleradores deben demostrar que sus sistemas utilizan eficientemente dispositivos costosos. Los operadores de nube deben reducir la capacidad de memoria y cómputo desaprovechada. Los proveedores de interconexión deben ofrecer comunicación predecible sin crear una isla propietaria inflexible.
Para los compradores empresariales, la cuestión termina llegando a la planificación de capacidad. Un sistema que asigna memoria independientemente de los aceleradores puede reducir la necesidad de comprar otro servidor completo simplemente porque un recurso ha alcanzado su límite.
Cómo controla la latencia el centro de datos de IA CXL de Panmnesia
CXL proporciona comunicación coherente, pero el mecanismo de Panmnesia depende de controlar rutas, búferes y jerarquía en torno al estándar.
CXL se ejecuta sobre la base física de PCI Express y añade protocolos para el acceso coherente a memoria y caché. La coherencia permite que los componentes conectados mantengan una visión consistente de los datos compartidos.
Esta capacidad es necesaria para una ejecución similar a la de un solo chip, pero no es suficiente. Un estándar puede definir cómo se comunican los dispositivos sin garantizar un retraso igual en todos los posibles diseños de sistema.
Un fabric grande introduce conmutadores, colas, controladores, conflictos de tráfico y rutas de diferentes longitudes. Cada elemento puede aumentar la latencia media o ampliar la diferencia entre solicitudes individuales.
Por ello, la propuesta de Panmnesia enfatiza una variabilidad de latencia acotada. La arquitectura intenta hacer previsibles las rutas y el comportamiento del hardware antes de que una carga de trabajo sincronizada empiece a esperarlos.
Su conmutador de alta capacidad de conexiones amplía el número de dispositivos organizados directamente. Una estructura de conmutación no bloqueante busca preservar rutas simultáneas cuando los patrones de tráfico lo permiten.
La unidad de aceleración de enlaces traslada trabajo de comunicación seleccionado al hardware. Esto puede reducir la intervención del sistema operativo y evitar algunas transferencias repetidas entre búferes gestionados por software.
El controlador de fabric organiza los recursos en grupos jerárquicos. En lugar de tratar cada dispositivo como un punto final a la misma distancia, el diseño aplica principios de colocación similares a los de bloques dentro de un chip.
Los componentes que se comunican con frecuencia pueden ocupar regiones lógicas cercanas. Después, conexiones más amplias unen esas regiones en un dominio mayor.
Esta jerarquía importa porque la distancia física tiene consecuencias. Los enlaces eléctricos pierden calidad de señal en trayectos más largos, y los retimers o las etapas adicionales de conmutación pueden añadir retraso.
La revisión propone conexiones ópticas para el mayor alcance entre partes del fabric. CXL-over-optics preservaría el modelo de comunicación CXL mientras transporta señales más lejos de lo que permiten las pistas o cables eléctricos convencionales.
El transporte óptico no elimina las colas, la congestión, los fallos ni la sobrecarga de los controladores. Aborda el alcance físico y el transporte de señal, dejando al resto de la arquitectura la responsabilidad de una ejecución predecible.
El estándar de la industria también está avanzando. La especificación oficial CXL 4.0 duplica la tasa de datos a 128 GT/s, admite puertos agrupados y añade funciones de fiabilidad de memoria.
El avance de las especificaciones ofrece a los implementadores más ancho de banda y flexibilidad de diseño. No garantiza que productos de distintos proveedores alcancen una latencia idéntica ni que interoperarán sin problemas a escala de centro de datos.
Panmnesia ha estado construyendo las capas inferiores necesarias para poner a prueba su tesis. La empresa presentó un controlador CXL basado en silicio y un switch de enrutamiento basado en puertos en ISCA 2026.
El enrutamiento basado en puertos dirige el tráfico según los identificadores de puerto de los dispositivos. Permite topologías más flexibles que el enrutamiento jerárquico en forma de árbol asociado con PCIe y las primeras implementaciones de CXL.
Panmnesia afirma que su controlador y switch optimizados mantuvieron el acceso a memoria dentro de una clase de latencia similar al tiempo que extendían las conexiones a decenas de servidores. Los resultados de silicio publicados por la empresa se presentaron en la sección industrial de ISCA el 29 de junio.
Esos resultados respaldan mecanismos individuales de la arquitectura más amplia. No demuestran que todo el diseño del centro de datos haya alcanzado la preparación comercial.
Esta evidencia por capas sigue siendo destacable. Muchos anuncios de infraestructura pasan directamente de un diagrama a una afirmación de despliegue a gran escala. Panmnesia puede señalar silicio de controlador, una implementación de switch, marcos de sistema completo anteriores y la experiencia de producción independiente de Meta.
El paso que falta es la integración a la escala anunciada. El hardware, firmware, sistemas operativos, software de orquestación, enlaces ópticos y gestión de fallos deben funcionar juntos bajo carga sostenida.
CXL cuestiona las proporciones fijas de los servidores, no solo la latencia de red
La arquitectura también aborda el desperdicio de recursos que se produce cuando la computación y la memoria se adquieren como paquetes fijos de servidor.
Un servidor de IA contiene una combinación específica de CPU, aceleradores, memoria local y redes. Esa combinación no puede ajustarse perfectamente a todas las cargas de trabajo.
Un servicio puede necesitar una gran capacidad de cómputo de aceleradores, pero una capacidad de memoria modesta. Otro puede alojar enormes tablas de embeddings o índices de recuperación mientras utiliza relativamente poco procesamiento aritmético.
Los operadores suelen responder a una escasez de memoria añadiendo otro servidor o acelerador completo. La nueva máquina aporta memoria, pero también introduce capacidad de cómputo que la carga de trabajo quizá no necesite.
La agrupación de memoria mediante CXL separa esas decisiones de compra. Un grupo de memoria puede atender a varios hosts, mientras el software asigna capacidad según cambia la demanda.
Panmnesia ha explorado este modelo en trabajos anteriores de aplicaciones CXL. Su marco de sistema completo conectaba CPU CXL, GPU, expansores de memoria y sistemas de switches.
En pruebas de aplicaciones CXL reportadas por la empresa, Panmnesia ubicó una base de datos de recuperación en un gran grupo de memoria mientras ejecutaba inferencia de modelos de lenguaje sobre recursos GPU. La empresa informó de más de seis veces el rendimiento de su comparación basada en SSD.
Ese resultado es un benchmark del proveedor con una configuración específica. No debe generalizarse a todos los sistemas de recuperación, dispositivos de almacenamiento o productos CXL.
Sin embargo, el caso de uso es concreto. La generación aumentada por recuperación, o RAG, recupera documentos relevantes antes de que un modelo de lenguaje genere su respuesta. Los grandes índices vectoriales pueden consumir mucha más capacidad de la que proporciona un acelerador.
Ubicar el índice en memoria agrupada puede reducir el acceso a almacenamiento más lento. También puede permitir que varios recursos de cómputo utilicen una capa de capacidad gestionada de forma centralizada.
La misma lógica se aplica a los sistemas de recomendación. Las grandes tablas de embeddings pueden requerir una cantidad considerable de memoria, pero no siempre justifican añadir GPU en proporciones fijas.
El trabajo Vistara de Meta muestra otra variante. La empresa utiliza CXL para conectar memoria DDR4 más antigua con servidores más nuevos diseñados en torno a procesadores DDR5.
Reutilizar memoria puede reducir la presión para sustituir hardware y prolongar la vida útil de los componentes existentes. También introduce desafíos de ingeniería relacionados con la fiabilidad, los niveles de rendimiento, el firmware y la gestión de flotas.
El cambio más amplio va de la composición del servidor a la composición de recursos. Los operadores seleccionan la cantidad de cómputo, memoria y aceleración que requiere una carga de trabajo, en vez de aceptar la proporción integrada en una máquina.
Si este modelo funciona entre proveedores, los compradores obtienen mayor poder de negociación. La memoria, los procesadores y los aceleradores pueden evolucionar según calendarios de sustitución independientes.
Si sigue limitado a implementaciones propietarias, los hyperscalers pueden beneficiarse mientras las empresas convencionales se enfrentan a otra colección de plataformas incompatibles.
Por ello, el estatus de CXL como estándar abierto es importante. Crea una base técnica compartida para procesadores, dispositivos de memoria, switches y software de gestión.
La apertura en el nivel de protocolo no crea automáticamente un mercado competitivo de productos. Los compradores aún necesitan dispositivos validados, interfaces de gestión consistentes, controles de seguridad e interoperabilidad fiable.
Aquí es donde la posición de Panmnesia resulta interesante. La empresa no intenta competir directamente con Nvidia, AMD o aceleradores personalizados de hyperscalers en cómputo bruto.
Está vendiendo la capa de interconexión que determina la eficiencia con la que esos dispositivos operan juntos. Esa capa gana valor a medida que los compradores combinan aceleradores, conectan grupos de memoria mayores y exigen una utilización más alta.
Las mayores afirmaciones aún necesitan pruebas a nivel de sistema
Una arquitectura publicada y silicio funcional reducen la incertidumbre técnica, pero no resuelven la fiabilidad, la seguridad ni la economía del despliegue.
La primera incertidumbre es la escala. Panmnesia afirma que ha implementado y validado componentes centrales, y que después los ha preparado para el suministro comercial.
La empresa no ha documentado públicamente una instalación de producción en la que 960 aceleradores operen como un dominio coherente bajo cargas de trabajo sostenidas de clientes. Los lectores deben distinguir entre la configuración máxima de la arquitectura y un despliegue observado.
La segunda incertidumbre es la contención de fallos. Un dominio de ejecución mayor puede mejorar el uso compartido, pero también crea más relaciones que el software de infraestructura debe supervisar.
La propuesta indica que el hardware que falla podría sustituirse a nivel de dispositivo en vez de reemplazar un servidor completo. Esa unidad de sustitución más granular puede reducir el desperdicio y mejorar la capacidad de mantenimiento.
Sin embargo, los operadores también necesitan evidencia de que el fallo de un dispositivo no puede corromper el estado compartido ni bloquear una parte mucho mayor de la estructura. El comportamiento de recuperación importa tanto como la latencia en condiciones normales.
La tercera incertidumbre es la congestión. Los diseños de switches sin bloqueo reducen ciertos conflictos, pero las cargas de trabajo reales de IA pueden generar patrones de tráfico concentrados.
Muchos aceleradores pueden solicitar la misma región de memoria o comunicarse durante la misma fase de sincronización. Varios cientos de nanosegundos en condiciones controladas no garantizan el mismo resultado durante la máxima contención.
El cuarto asunto es la jerarquía de memoria. La memoria agrupada remota puede ofrecer más capacidad, pero no iguala todas las propiedades de la memoria local de alto ancho de banda.
HBM se sitúa cerca de un acelerador y proporciona un ancho de banda adecuado para cálculos intensivos de modelos. La memoria CXL puede complementar esa capa, especialmente para datos que requieren mucha capacidad, pero no puede reemplazar simplemente a HBM en todas las operaciones.
Por tanto, la arquitectura requiere una colocación inteligente. Los datos de acceso frecuente y sensibles a la latencia deben permanecer cerca del acelerador. Los datos más voluminosos o menos sensibles al tiempo pueden ocupar capacidad agrupada.
El software debe comprender esas diferencias. De lo contrario, un espacio de memoria teóricamente mayor puede producir un rendimiento inconsistente de las aplicaciones.
La quinta incertidumbre es la seguridad. Extender el acceso coherente entre racks aumenta la importancia del aislamiento, el control de acceso, el cifrado y la gestión de la estructura.
Un error de configuración en una red convencional puede exponer un servicio. Un error en una estructura de memoria compartida podría afectar el acceso directo a datos utilizados por varios dispositivos.
CXL incluye capacidades de seguridad y fiabilidad, y las revisiones más recientes continúan mejorándolas. Los compradores de producción seguirán requiriendo validación en silicio, firmware, software de gestión y procedimientos operativos.
La energía es otra cuestión abierta. Un grupo de recursos más eficiente puede reducir servidores innecesarios y mejorar la utilización del hardware.
Sin embargo, los switches, retimers, módulos ópticos, controladores y sistemas de memoria más grandes consumen energía. La medición pertinente es la energía total por carga de trabajo completada, no la potencia nominal de un componente.
La incertidumbre final es la economía. La arquitectura de Panmnesia promete menos recursos varados y una sustitución más granular.
Esos ahorros deben superar el coste de nuevos switches, controladores, óptica, integración, validación y formación operativa. Los hyperscalers pueden amortizar la ingeniería personalizada en flotas enormes, mientras que los operadores más pequeños afrontan umbrales diferentes.
Por eso la participación de Meta importa sin servir como un respaldo general. Meta aporta experiencia de sistemas desplegados en una infraestructura vasta.
Su evidencia muestra que la expansión de memoria CXL puede crear valor en producción. No demuestra que cada elemento del dominio entre racks propuesto por Panmnesia alcanzará la misma madurez.
La lectura responsable no es ni el rechazo ni la aceptación. Panmnesia ha conectado un problema creíble, un estándar abierto, componentes implementados y evidencia operativa a escala hyperscaler en una sola arquitectura.
El trabajo pendiente consiste en demostrar que esas partes conservan sus ventajas al combinarse a escala completa.
Tres señales mostrarán si la arquitectura es desplegable
La siguiente fase debe sustituir los máximos arquitectónicos por evidencia repetible de carga de trabajo, interoperabilidad y clientes.
La primera señal es una demostración de rack completo o de varios racks ejecutando una carga de trabajo de IA reconocida. Panmnesia debería divulgar el número de aceleradores, la topología, la configuración de memoria, la pila de software y las condiciones de tráfico.
Los resultados más útiles incluirían latencia de cola, rendimiento, utilización, consumo energético y tiempo de recuperación. La latencia media por sí sola no pondría a prueba la promesa central de la propuesta: una ejecución predecible.
Una demostración que se aproxime al dominio propuesto de 960 aceleradores respaldaría firmemente la tesis de un solo chip. Una demostración mucho menor seguiría siendo útil, siempre que la empresa explique cómo escalan sus resultados.
La segunda señal es la interoperabilidad entre proveedores. Una arquitectura CXL abierta adquiere relevancia comercial cuando procesadores, aceleradores, dispositivos de memoria, switches y herramientas de gestión de distintos proveedores funcionan juntos.
Las pruebas deberían incluir operación de larga duración, inyección de errores, actualizaciones de firmware, sustitución de dispositivos y aislamiento de seguridad. Un despliegue exitoso con varios proveedores reforzaría el argumento de Panmnesia frente a islas de infraestructura propietaria.
Los problemas persistentes de compatibilidad lo debilitarían. Los compradores no quieren flexibilidad de recursos al precio de un proceso de calificación excepcionalmente frágil.
La tercera señal es un cliente de producción identificado o un despliegue de prueba de concepto. Panmnesia ha afirmado que sus componentes centrales avanzan hacia el suministro comercial.
Una prueba con un cliente debería revelar si los recursos agrupados reducen el número total de servidores o aceleradores necesarios para un servicio real. También debería mostrar si los ahorros operativos sobreviven al coste añadido de la estructura.
SK Telecom constituye una prueba relevante. Ambas compañías acordaron previamente desarrollar y validar un rack de IA basado en CXL con modelos reales, midiendo la utilización de GPU, la utilización de memoria, la latencia y el rendimiento.
Los resultados de ese esfuerzo conectarían el trabajo de componentes de Panmnesia con los requisitos operativos de un constructor de centros de datos. Las mediciones públicas tendrían más peso que otro diagrama arquitectónico.
Estas señales también aclararán dónde encaja CXL junto a Ethernet, InfiniBand, NVLink y UALink. El resultado más probable es una infraestructura por capas, no una conexión universal.
Los enlaces locales de aceleradores pueden atender la comunicación más sensible al ancho de banda. CXL puede organizar memoria coherente y recursos de escalado vertical. Ethernet o InfiniBand pueden seguir gestionando el tráfico más amplio de escalado horizontal.
La contribución de Panmnesia es el argumento de que la capa coherente debería extenderse mucho más de lo que lo hace hoy. Es una apuesta técnica y comercial por la previsibilidad.
Para los desarrolladores, el resultado podría cambiar la forma en que los modelos grandes y los sistemas de recuperación asignan memoria. Las aplicaciones podrían tratar la capacidad como un recurso de infraestructura gestionado, en lugar de como un límite rígido en torno a cada servidor.
Para los compradores empresariales, el valor provendría de una mayor utilización y de ciclos de actualización más independientes. Estos beneficios siguen dependiendo de que las herramientas de gestión hagan comprensible la topología adicional.
Los equipos de ingeniería deberán preservar los resultados de benchmarks, las decisiones de configuración, los registros de incidentes y los hallazgos de compatibilidad a medida que estos sistemas evolucionen. Una base de conocimiento consultable puede ayudar a los equipos a conectar esa evidencia operativa entre documentos técnicos locales.
La propuesta de centro de datos de IA CXL de Panmnesia merece atención porque desplaza el debate sobre escalabilidad de la velocidad de los componentes a la coordinación del sistema. También establece un estándar medible para su propio éxito.
Esté atento a una prueba de carga de trabajo en varios racks, la interoperabilidad entre proveedores y una implementación de producción identificada. Si los tres elementos llegan con datos reproducibles, el centro de datos podría empezar a comportarse menos como una red de máquinas y más como una computadora cuidadosamente organizada.
