La memoria zHBM de Samsung apunta a una velocidad de respuesta de IA 10 veces mayor, pero la arquitectura aún enfrenta una prueba térmica

Samsung afirma que su arquitectura de memoria zHBM puede ayudar a elevar las tasas de respuesta de la IA agéntica de unos 100 a 1.000 tokens por segundo por usuario. El objetivo de multiplicar por diez la velocidad suena como una referencia de rendimiento de chips, pero se entiende mejor como una ambición a nivel de sistema. Samsung propone una relación física distinta entre la memoria y el acelerador de IA.

El diseño coloca memoria de alto ancho de banda directamente sobre un acelerador, en lugar de situarla a su lado en un interposer. Esa conexión más corta debería reducir la distancia que recorren los pesos del modelo y los datos intermedios. También crea un difícil problema térmico, porque el calor del procesador debe atravesar la estructura de memoria.

Esa distinción define la verdadera historia. Samsung no está anunciando un chip de producción que por sí solo ofrezca una IA diez veces más rápida. Sostiene que el empaquetado HBM convencional, dispuesto en paralelo, no admitirá las tasas de respuesta que requieren los agentes de IA más exigentes. SK hynix aborda el mismo cuello de botella en el movimiento de datos mediante procesamiento en memoria y otros niveles de memoria, lo que genera una competencia entre respuestas arquitectónicas rivales.

El objetivo de Samsung de multiplicar por 10 es una meta de sistema, no una referencia de rendimiento de chip

La ganancia de diez veces reportada describe el objetivo de Samsung para la velocidad de respuesta de IA, mientras que su estimación publicada para el hardware zHBM es menor y más específica.

Kim In-dong, ejecutivo de planificación de productos de memoria de Samsung, presentó la posición de la empresa en la AI Infra Summit celebrada en Santa Clara el 16 de septiembre de 2026. Según el informe sobre velocidad de respuesta, Kim situó la IA conversacional actual cerca de los 100 tokens por segundo por usuario. Samsung quiere que los sistemas agénticos alcancen los 1.000 tokens por segundo.

Un token es una pequeña unidad de texto procesada por un modelo de IA. Los tokens por segundo miden la rapidez con la que un sistema produce o maneja esas unidades, pero la métrica depende de toda la pila informática. El modelo, el tamaño de lote, el acelerador, la capacidad de memoria, las redes, el software y la configuración de servicio afectan el resultado.

Por tanto, la afirmación de Samsung no significa que un componente zHBM haga automáticamente que todos los modelos sean diez veces más rápidos. Describe el rendimiento de servicio que Samsung cree que la futura integración de memoria y procesador debe admitir. Ninguna prueba de rendimiento pública e independiente ha vinculado un prototipo zHBM a una carga de trabajo agéntica completa a 1.000 tokens por segundo por usuario.

Los materiales de producto independientes de Samsung ofrecen comparaciones más acotadas. Su anuncio de memoria 3D indica que se espera que una interfaz de próxima generación que use zHBM ofrezca aproximadamente ocho veces el rendimiento de HBM5. La empresa también proyecta más de diez veces la densidad de memoria de HBM5, tres veces la eficiencia energética y una resistencia térmica más de un 50 por ciento menor.

Estas cifras abordan propiedades distintas. El rendimiento se refiere a la rapidez con que el sistema puede mover y procesar datos. La densidad se refiere a cuánta memoria cabe dentro de un área o paquete. La eficiencia energética compara el trabajo útil con la energía consumida. La resistencia térmica mide cuánto obstaculiza una estructura el flujo de calor.

Combinar las cifras en una afirmación de “chip 10 veces más rápido” eliminaría esas diferencias. La propia Samsung usa aproximadamente ocho veces para el rendimiento de la interfaz y más de diez veces para la densidad. El objetivo de 1.000 tokens pertenece a una afirmación más amplia sobre la capacidad de respuesta de los futuros servicios de IA.

Esa brecha no hace que la propuesta sea poco importante. Identifica la distancia entre una arquitectura a nivel conceptual y un resultado a nivel de aplicación. Samsung debe conectar ambos niveles mediante silicio funcional, paquetes validados, optimización de software e implementaciones de clientes.

El evento también añade detalles a un concepto que Samsung presentó en Future of Memory and Storage en agosto de 2026. Allí, la empresa mostró modelos conceptuales de zHBM y zNAND-O junto con su hoja de ruta de HBM4E, HBM5, procesamiento en memoria y almacenamiento empresarial. La presentación de septiembre reformuló zHBM en torno a una experiencia de usuario medible: respuestas más rápidas de los agentes de IA.

La IA agéntica impone mayores exigencias a la memoria que un simple intercambio con un chatbot. Un agente puede planificar pasos, llamar herramientas, volver a consultar contexto almacenado y coordinar varias operaciones de modelos antes de responder. Una aritmética más rápida por sí sola no elimina las demoras creadas cuando un acelerador espera repetidamente datos.

Samsung apuesta a que la próxima gran ganancia de rendimiento exigirá cambiar el paquete, no simplemente elevar la tasa de datos de otra generación de HBM. Por eso la memoria zHBM de Samsung importa incluso antes de que sus ambiciosas cifras reciban validación independiente.

El muro de la memoria se está convirtiendo en un problema de tiempo de respuesta de IA

Los aceleradores de IA pierden valor cuando sus unidades de cálculo esperan datos del modelo, lo que convierte el movimiento de memoria en parte del tiempo de respuesta visible para el usuario.

Un acelerador moderno puede ejecutar enormes cantidades de cálculos, pero no puede usar pesos que no han llegado a sus unidades de cómputo. Los modelos grandes mueven continuamente parámetros, activaciones y datos de atención almacenados en caché entre la memoria y los núcleos de procesamiento. Cuando ese movimiento no puede mantener el ritmo, la capacidad aritmética adicional permanece inactiva.

Esta limitación se conoce comúnmente como el muro de la memoria. El rendimiento de los procesadores ha aumentado más rápido que la capacidad del sistema para suministrar datos a una velocidad y eficiencia comparables. HBM aborda parte de ese problema al apilar matrices de DRAM y conectarlas mediante numerosas rutas de datos paralelas.

Los sistemas HBM actuales generalmente colocan varias pilas de memoria junto a una GPU u otro acelerador sobre un interposer de silicio. Esta disposición 2.5D ofrece mucho más ancho de banda que los módulos de memoria convencionales. Sin embargo, los datos siguen cruzando el interposer entre paquetes separados.

La memoria zHBM de Samsung elimina gran parte de ese recorrido horizontal. Coloca la estructura HBM sobre el acelerador y usa conexiones verticales densas entre las capas. La unión híbrida de cobre conecta directamente los contactos de cobre, permitiendo más conexiones en un área menor que muchos métodos de empaquetado tradicionales.

La empresa también describe un diseño de entrada-salida distribuido. En lugar de forzar un mayor ancho de banda principalmente mediante señalización más rápida en cada pin, la arquitectura aumenta el paralelismo a través de muchas conexiones cortas. Ese enfoque puede reducir la energía gastada en mover cada bit.

Esto importa porque el movimiento de datos consume energía que no puede utilizarse para computación. También genera calor y aumenta la infraestructura necesaria para refrigerar un servidor. Los enlaces más eficientes pueden mejorar el rendimiento por vatio incluso cuando las unidades aritméticas subyacentes del acelerador permanecen sin cambios.

Samsung sostiene que zHBM admite propiedad intelectual personalizada dentro de la capa entre el procesador y la memoria. Eso podría permitir que un diseñador de aceleradores adapte el control de memoria, las interfaces u otras funciones a una carga de trabajo determinada. También significa que el producto no puede tratarse como una pila de memoria estandarizada que los clientes simplemente acoplan al final del desarrollo.

El acelerador y el paquete zHBM necesitarían trabajo de diseño conjunto desde una fase temprana. La entrega de energía, las dimensiones físicas, las rutas de datos, la gestión térmica y la lógica de control deben encajar. La explicación de la arquitectura de Samsung afirma explícitamente que zHBM no puede optimizarse por completo como un producto de memoria independiente.

Ese requisito cambia las implicaciones comerciales. Tradicionalmente, los proveedores de memoria han competido mediante capacidad, ancho de banda, fiabilidad y ejecución de fabricación. Un paquete integrado verticalmente los introduce más profundamente en la arquitectura de sistemas y los acerca a la hoja de ruta del diseñador de aceleradores.

Los clientes también afrontan mayores costes de compromiso. Elegir una generación HBM convencional ya exige cualificación y planificación de paquetes. Elegir zHBM influiría en el propio diseño del acelerador, haciendo más importantes la compatibilidad y las relaciones de suministro a largo plazo.

Samsung tiene una razón estratégica para promover este modelo de integración. La empresa opera en memoria, fabricación de fundición, diseño lógico y empaquetado avanzado. Un producto que necesita todas esas capacidades juntas crea una oportunidad para vender más que matrices de DRAM.

También genera presión sobre las rutas de empaquetado establecidas. La tecnología CoWoS de TSMC se ha vuelto fundamental para combinar procesadores de IA con pilas HBM adyacentes. TSMC desarrolla por separado la tecnología SoIC para la integración tridimensional de alta densidad, por lo que Samsung no posee en exclusiva el movimiento más amplio hacia las conexiones verticales de chips.

La cuestión es qué forma de integración alcanza una producción fiable a la escala requerida. HBM convencional cuenta con una base de proveedores existente, interfaces establecidas y prácticas de fabricación conocidas. zHBM ofrece un camino más corto entre cómputo y memoria, pero pide a los clientes que acepten un acoplamiento mucho más estrecho.

Para los desarrolladores de IA y los compradores empresariales, este debate sobre empaquetado puede parecer distante del comportamiento de los modelos. Sus efectos aparecerían en la latencia de respuesta, la cantidad de usuarios simultáneos que atiende un servidor, el consumo de energía y el mayor modelo que cabe dentro de un sistema.

Un agente más rápido que complete varias llamadas a herramientas sin largas pausas se sentiría diferente de un chatbot que simplemente produce texto más rápido. El objetivo de Samsung de 1.000 tokens pretende conectar la arquitectura de semiconductores con esa experiencia. La empresa aún debe mostrar qué cargas de trabajo se benefician, bajo qué condiciones y a qué coste de sistema.

La memoria zHBM de Samsung frente a HBM5 es una apuesta arquitectónica

La competencia decisiva no es Samsung contra un proveedor de memoria; es la integración vertical de procesador y memoria frente a la continuidad del escalado en paralelo.

HBM5 representa la vía evolutiva. Puede mejorar la señalización, la capacidad, la gestión de energía y la construcción de pilas, al tiempo que conserva una relación reconocible entre el procesador y la memoria cercana. Esa vía permite a la industria reutilizar gran parte de su modelo de empaquetado actual.

La memoria zHBM de Samsung adopta un enfoque distinto. Considera la ubicación física como el factor limitante y mueve la memoria sobre el acelerador. Las conexiones más cortas y densas ofrecen una vía hacia un mayor ancho de banda sin depender por completo de señales más rápidas que viajan a través de un paquete más amplio.

Las dos rutas crean prioridades de ingeniería diferentes.

Conexión física

• HBM5 convencional: La memoria se sitúa junto al acelerador y se comunica a través de un interposer.

• zHBM de Samsung: La memoria se sitúa sobre el acelerador y utiliza conexiones verticales densas.

Flexibilidad de diseño

• HBM5 convencional: El desarrollo del acelerador y la memoria sigue siendo más modular.

• zHBM de Samsung: El procesador, la memoria, la capa intermedia, el sistema de energía y la estrategia de refrigeración requieren coordinación temprana.

Movimiento de datos

• HBM5 convencional: Las mayores velocidades de interfaz y los sistemas más amplios siguen elevando el ancho de banda.

• zHBM de Samsung: Más rutas verticales cortas aumentan el paralelismo y reducen la distancia de recorrido.

Riesgo de fabricación

• HBM5 convencional: La industria amplía procesos que clientes y proveedores ya comprenden.

• zHBM de Samsung: La unión de obleas, la alineación, las pruebas, la gestión de rendimiento y el control térmico quedan más estrechamente vinculados.

Modelo de actualización

• HBM5 convencional: Los clientes pueden cualificar memoria más nueva dentro de una arquitectura de paquete conocida.

• zHBM de Samsung: Cada programa de aceleradores puede requerir un proyecto de integración más personalizado.

La atracción de la ruta vertical se vuelve más clara a medida que crecen los paquetes. Colocar más pilas de HBM alrededor de un acelerador aumenta el área del interposer y complica el enrutamiento. Los paquetes grandes también enfrentan restricciones de fabricación, suministro de energía y mecánicas.

Mover la memoria hacia arriba puede reducir la huella horizontal. Podría situarse más memoria cerca del procesador sin extender más el paquete hacia los lados. Samsung proyecta más de diez veces la densidad de memoria de HBM5, aunque esa cifra sigue siendo una estimación de la empresa asociada a una arquitectura conceptual.

El mismo movimiento también reduce la modularidad. Un problema en una capa unida puede afectar el valor de todo el ensamblaje. Probar la memoria antes y después de la unión se vuelve crucial, porque desechar un paquete que contiene un acelerador costoso resultaría caro.

Esta es una razón por la que el rendimiento de fabricación importa tanto como el rendimiento máximo. El rendimiento mide la proporción de componentes fabricados que cumplen las especificaciones. Incluso un diseño rápido puede tener dificultades comerciales si demasiados paquetes unidos fallan o requieren velocidades de funcionamiento inferiores.

Samsung también necesita socios de aceleradores. Su propuesta de interconexión personalizada implica que zHBM resulta más útil cuando un diseñador de procesadores se compromete con sus interfaces y estructura física. Una demostración de memoria por sí sola no puede demostrar las ventajas de un sistema optimizado conjuntamente.

Mientras tanto, SK hynix ofrece una respuesta diferente al muro de la memoria. En la misma AI Infra Summit, la empresa destacó PIM, o procesamiento en memoria. PIM coloca determinadas funciones de cómputo dentro o cerca de la memoria, de modo que algunos datos no necesitan regresar al acelerador principal.

SK hynix también presentó flash de alto ancho de banda y técnicas de software para gestionar cachés clave-valor, que almacenan datos generados durante la inferencia de modelos. Su cartera de memoria para IA sugiere que ningún tipo de memoria debería encargarse de todas las tareas de IA.

Esa visión contrasta con tratar la conexión entre procesador y HBM como el cuello de botella dominante. PIM traslada parte del cómputo hacia los datos. El flash de alto ancho de banda añade un nivel de memoria más grande y más lento. El software puede decidir qué información pertenece a memoria rápida y costosa, y cuál puede permanecer en otro lugar.

Estos enfoques no son mutuamente excluyentes. Un sistema futuro podría usar HBM integrada verticalmente para el cómputo activo, PIM para operaciones repetitivas y flash de alto ancho de banda para grandes pesos de modelos. Sin embargo, cada incorporación aumenta la complejidad del diseño.

Por lo tanto, la competencia se centra en quién controla la optimización del sistema. La propuesta zHBM de Samsung favorece una integración estrecha de memoria, lógica y empaquetado. SK hynix enfatiza un conjunto más amplio de opciones de memoria y software. Las fundiciones y las empresas de aceleradores cuentan con sus propias tecnologías de empaquetado y preferencias de interfaz.

Samsung entra en esta competencia con un impulso mejorado, pero sin una posición indiscutida. TrendForce informó que Samsung concentró el 39,4 por ciento de los ingresos globales de DRAM en el segundo trimestre de 2026. Esa cifra refleja el mercado más amplio de DRAM, no un liderazgo exclusivamente en HBM.

La firma de investigación atribuyó parte de las ganancias globales de Samsung a la producción y los envíos tempranos de HBM4. Sus datos del mercado de DRAM también mostraron por qué importa la próxima arquitectura: la demanda de memoria sigue estrechamente vinculada a la expansión de la infraestructura de IA.

El liderazgo en HBM depende de la cualificación de los clientes, la producción utilizable y el volumen de fabricación. Un concepto mostrado años antes de su despliegue puede influir en las hojas de ruta, pero no puede desplazar productos que ya se están comprando. Samsung debe seguir avanzando con HBM convencional mientras convence a los clientes de ayudar a diseñar su posible sucesor.

El calor, el rendimiento de fabricación y los compromisos de los clientes son las verdaderas pruebas

Colocar memoria sobre un acelerador caliente acorta la ruta de datos, pero también sitúa la temperatura y el rendimiento de fabricación en el centro del diseño.

Un acelerador de IA produce una cantidad considerable de calor durante el trabajo sostenido. En un paquete lado a lado, el calor puede desplazarse desde el procesador hacia un sistema de refrigeración sin atravesar primero una pila de HBM. Una estructura vertical modifica esa ruta térmica.

Samsung reconoce este problema. Sus materiales técnicos indican que el calor del acelerador debe atravesar la estructura de memoria. La empresa propone dimensiones de pila optimizadas, unión híbrida de cobre y otros cambios estructurales para reducir la resistencia térmica.

Samsung estima que zHBM puede reducir la resistencia térmica en más de la mitad frente a HBM5. La cifra resulta alentadora dentro del modelo de la empresa, pero no responde a todas las preguntas operativas.

Los centros de datos necesitan rendimiento con cargas de trabajo sostenidas, no solo demostraciones breves. La temperatura afecta el comportamiento de la señal, la fiabilidad de la memoria y la frecuencia que un acelerador puede mantener. Un paquete que alcanza su límite térmico puede reducir las velocidades de reloj y perder parte de su ventaja teórica.

El hardware de refrigeración también importa. Un paquete apilado verticalmente podría requerir placas frías, materiales de interfaz térmica o diseños de refrigeración líquida diferentes. Esos cambios influyen en la disposición de los servidores y el despliegue del centro de datos, por lo que el paquete no puede evaluarse de forma aislada.

La fabricación plantea otro desafío. La unión oblea a oblea conecta grandes superficies antes de separar las unidades terminadas individuales. Una alineación precisa y contactos de cobre limpios son esenciales. Los defectos en cualquiera de las obleas pueden reducir el número de dispositivos combinados utilizables.

La economía se vuelve más difícil cuando los componentes unidos tienen valores distintos. Una capa de memoria fallida es inconveniente por sí sola. Un ensamblaje unido fallido que incluye un acelerador avanzado desperdicia mucho más valor de procesamiento.

Los fabricantes pueden emplear estrategias de prueba, selección de chips conocidos como buenos y funciones de reparación para limitar ese riesgo. Sin embargo, Samsung no ha proporcionado públicamente rendimientos de producción, resultados de cualificación de clientes ni datos de fiabilidad a gran escala para zHBM.

La tecnología también está en una etapa temprana. Samsung presentó zHBM como un modelo conceptual en FMS 2026. Una ventana de producto reportada a partir de 2029 o más adelante dejaría varios ciclos de desarrollo antes de que aparezcan sistemas comerciales.

Ese calendario importa al interpretar el objetivo de 1.000 tokens. El software y los aceleradores de IA seguirán mejorando antes de que zHBM alcance la producción. Un despliegue futuro tendría que compararse con el hardware disponible en ese momento, no solo con los sistemas actuales.

La definición de la carga de trabajo subyacente es igualmente importante. Los tokens por segundo pueden describir a un usuario o a un lote grande. Pueden medir el procesamiento de entrada, la generación de salida o una combinación. Un modelo compacto con decodificación especulativa se comporta de manera distinta que un gran modelo de razonamiento que utiliza contexto extenso.

Una tarea agéntica añade más variables. El modelo puede esperar a una base de datos, un servicio web, un ejecutor de código u otro modelo. Una memoria más rápida no elimina las demoras fuera del acelerador.

Por ello, una validación convincente debería separar varios resultados. Samsung necesita mediciones de ancho de banda y latencia de memoria sin procesar, benchmarks completos del acelerador, comportamiento térmico sostenido, energía por token generado y rendimiento de agentes a nivel de aplicación.

La empresa también debe identificar la referencia. “Ocho veces el rendimiento de HBM5” es difícil de evaluar sin conocer la configuración de la interfaz, la capacidad de memoria, la carga de trabajo y el límite de potencia. Una comparación entre zHBM optimizada y un sistema HBM5 limitado no describiría todos los despliegues.

La participación de los clientes ofrece otra señal. Samsung afirma que la arquitectura admite propiedad intelectual específica del cliente, pero no ha nombrado públicamente a un socio de aceleradores para un paquete zHBM de producción. Un socio identificado indicaría que el diseño ha superado la fase de propuesta tecnológica interna.

Aquí es donde las amplias capacidades de semiconductores de Samsung pueden ayudar y complicar la propuesta. Los equipos de memoria, fundición y empaquetado pueden coordinar una misma pila. Los diseñadores externos de aceleradores aún podrían preocuparse por la dependencia de un proveedor estrechamente integrado.

La interoperabilidad también sigue abierta. HBM tiene éxito en parte porque las normas comunes respaldan un ecosistema de proveedores de memoria, diseñadores de lógica, fundiciones, proveedores de empaquetado y empresas de pruebas. Una arquitectura vertical muy personalizada puede ofrecer mayor rendimiento al tiempo que reduce la intercambiabilidad.

El riesgo no es que zHBM no funcione en absoluto. El riesgo más realista es que el diseño funcione técnicamente, pero solo para un conjunto limitado de sistemas costosos. Rendimientos débiles, refrigeración especializada o largos ciclos de codiseño podrían retrasar una adopción más amplia.

Por tanto, la afirmación de Samsung debe tratarse como una dirección, no como un resultado concluido. La empresa ha identificado un mecanismo creíble para reducir el movimiento de memoria. Aún no ha establecido las condiciones comerciales bajo las cuales ese mecanismo triunfa.

Tres señales mostrarán si zHBM puede salir del laboratorio

La siguiente fase depende de silicio medible, un socio de aceleradores y datos sostenidos del sistema, no de otro multiplicador proyectado.

La primera señal es un benchmark detallado de prototipo. Samsung debería revelar resultados de ancho de banda de memoria, latencia, potencia y comportamiento térmico obtenidos con silicio zHBM funcional. La comparación debe utilizar una referencia HBM5 clara y especificar la carga de trabajo, el paquete, el sistema de refrigeración y el método de medición.

Ese resultado reforzaría el caso de Samsung si se acercara al rango proyectado de rendimiento de cuatro a ocho veces en cargas de trabajo sostenidas. Debilitaría el caso si las ganancias aparecieran solo en una prueba de transferencia limitada o exigieran un límite de potencia poco práctico.

La segunda señal es una colaboración identificada con un acelerador. zHBM requiere una cooptimización temprana con el procesador, por lo que un socio de desarrollo público tendría más peso que otra exhibición independiente de memoria. El socio podría ser un proveedor de nube, una empresa de aceleradores o un desarrollador de chips personalizados.

Una colaboración demostraría que un cliente considera que el compromiso adicional de diseño merece la pena. Sería mucho más significativa si las empresas revelaran hitos de cualificación, un calendario de muestras y una clase de despliegue prevista.

La ausencia de un socio no demostraría que zHBM carece de demanda. Los acuerdos de semiconductores suelen permanecer confidenciales. Sin embargo, una falta prolongada de evidencia de clientes dificultaría distinguir la ruta de producto propuesta por Samsung de un programa de investigación.

La tercera señal es la divulgación de resultados térmicos y de rendimiento de fabricación sostenidos. Samsung debe demostrar que el calor puede salir del acelerador sin dañar la fiabilidad de la memoria ni forzar una limitación severa. También debe demostrar que los rendimientos de unión respaldan la economía de producción.

Estas métricas determinan si la integración vertical aporta valor al sistema. Una menor energía destinada al movimiento de datos importará menos si la complejidad de la refrigeración o los paquetes descartados consumen los ahorros. Un funcionamiento estable y una fabricación repetible reforzarían la arquitectura más que un resultado máximo aislado.

Los lectores también deberían mantener las cifras principales en sus categorías correctas. La cifra de 1.000 tokens es un objetivo de servicio de IA. La cifra de ocho veces es el rendimiento de interfaz proyectado por Samsung. La cifra de más de diez veces se refiere a la densidad de memoria.

La memoria zHBM de Samsung ofrece una propuesta técnica clara: situar los datos físicamente más cerca del cómputo y sustituir enlaces largos y rápidos por muchas conexiones cortas. Ese mecanismo aborda directamente un cuello de botella que afecta al entrenamiento, la inferencia y los costes operativos de la IA.

La cuestión sin resolver es la ejecución. Samsung debe transformar un prometedor diagrama de pila en un paquete que los clientes puedan refrigerar, cualificar, fabricar y programar. Debe hacerlo mientras HBM convencional, PIM, el empaquetado avanzado y la optimización de software continúan mejorando.

Para los desarrolladores, una memoria más rápida podría admitir contextos activos más grandes, más agentes simultáneos y menor latencia bajo carga. Los compradores empresariales deberían preocuparse por el rendimiento medido, la energía por tarea, la fiabilidad y el coste de despliegue, en lugar de un único multiplicador llamativo.

Sigue de cerca los próximos datos de prototipos, el primer socio fabricante de aceleradores y los primeros resultados térmicos sostenidos. Si aparecen los tres, la apuesta de Samsung por la memoria vertical merecerá ser tomada muy en serio. Si no aparecen, el objetivo de 1.000 tokens seguirá siendo una útil descripción de la ambición de la industria, no una prueba de que zHBM ya lo haya conseguido.