La apuesta de Samsung por zHBM utiliza empaquetado 3D para superar la barrera de memoria de la IA
Samsung aprovechó su participación del 4 de agosto en FMS 2026 para presentar zHBM, una arquitectura propuesta que coloca memoria apilada sobre un acelerador de IA. El diseño supone una clara ruptura con el empaquetado en disposición lateral que utilizan los actuales sistemas de memoria de alto ancho de banda. También da al titular de Google News un conflicto que vale la pena examinar: Samsung quiere usar la integración vertical para atacar la barrera de memoria de la IA.
La idea es directa. Conexiones más cortas entre memoria y cómputo deberían mover más datos con menos energía y menor latencia. Sin embargo, apilar memoria sobre un procesador también concentra el calor, complica la fabricación y vincula el éxito del producto a los rendimientos de empaquetado.
Eso convierte a zHBM en algo más que otra entrada en la hoja de ruta de memoria de Samsung. Es una apuesta por que la geometría del empaquetado pueda ofrecer mejoras que el escalado convencional de HBM tendrá dificultades para sostener. También presiona a SK hynix, Micron, diseñadores de aceleradores y socios de empaquetado para decidir hasta dónde debe llegar la integración vertical.
La HBM actual ya apila chips DRAM y los conecta mediante rutas eléctricas verticales. Sin embargo, esas pilas de memoria suelen situarse junto a una GPU o acelerador sobre un interposer compartido. La nueva propuesta de Samsung mueve la pila al propio acelerador, convirtiendo la distancia en la variable competitiva central.
La barrera de memoria describe la creciente brecha entre la velocidad del procesador y la capacidad del sistema para suministrar datos. Unidades aritméticas más rápidas aportan un valor limitado cuando esperan pesos de modelos, activaciones o contexto almacenado en caché. La respuesta de Samsung es acercar físicamente la memoria, pero la proximidad crea una difícil disyuntiva térmica y de producción.
El titular de Google News oculta un cambio arquitectónico mayor
Samsung propone un cambio en la topología del encapsulado, no simplemente otra generación más rápida de HBM.
Samsung presentó zHBM durante FMS 2026 en Santa Clara, California. La agenda de la conferencia publicada para el evento enmarcó la ponencia principal de Samsung en torno a infraestructura de IA centrada en la memoria, contextos crecientes y los límites de los sistemas centrados en el cómputo.
La nueva arquitectura coloca la memoria verticalmente sobre un acelerador de IA. Los paquetes HBM convencionales conectan varios chips DRAM apilados a un procesador mediante un interposer, un sustrato que transporta amplios enlaces eléctricos entre componentes vecinos. zHBM convertiría esa relación horizontal en una vertical.
Esta distinción importa porque cada milímetro de interconexión añade un coste eléctrico. Las señales consumen energía al desplazarse por el cableado del encapsulado, mientras que las rutas más largas añaden latencia y limitan la densidad con la que pueden organizarse las conexiones. La unión vertical puede acortar esas rutas y aumentar potencialmente la densidad de conexiones.
Los informes iniciales describen zHBM como una tecnología que utiliza estructuras de memoria de cuatro u ocho capas. Samsung no ha proporcionado públicamente una especificación completa que abarque capacidad, ancho de banda, consumo, dimensiones o calendario de producción. Por tanto, la información disponible respalda un análisis arquitectónico, no un veredicto de rendimiento.
El nombre también requiere cautela. zHBM no es un nuevo estándar del sector comparable a una generación HBM de JEDEC finalizada. Es la denominación de Samsung para una arquitectura de memoria integrada verticalmente propuesta. Los clientes seguirían necesitando interfaces, herramientas de diseño, datos de fiabilidad y procesos de fabricación antes de implementarla.
Samsung presentó el concepto junto con otras tecnologías de memoria orientadas a centros de datos de IA. Esa cartera más amplia refleja un cambio importante en el diseño de infraestructura. Los sistemas de entrenamiento e inferencia necesitan ahora varios niveles de memoria, cada uno equilibrando ancho de banda, capacidad, latencia, persistencia y coste.
HBM presta servicio al nivel más rápido cerca del acelerador. La DRAM convencional amplía la memoria de trabajo más lejos del chip. La memoria flash NAND ofrece mucha mayor capacidad, pero a menor velocidad. El desafío consiste en mantener ocupadas las costosas unidades de cómputo mientras los datos se desplazan entre esos niveles.
La cobertura original de zHBM captó la ambición, pero el desarrollo real es más profundo. Samsung sostiene que las futuras mejoras dependerán de cómo se ensamblen la memoria y la lógica, no solo de cómo se fabrique cada componente.
Este enfoque sitúa el empaquetado avanzado junto al escalado de transistores como una herramienta principal de diseño de sistemas. También eleva las apuestas para Samsung, porque la empresa suministra memoria, opera fundiciones y desarrolla tecnología de empaquetado. zHBM pone a prueba si esos negocios pueden funcionar como una plataforma coordinada.
Por qué los sistemas de IA siguen topándose con la barrera de memoria
El cuello de botella aparece cuando un acelerador puede realizar cálculos más rápido de lo que la memoria puede suministrar los datos necesarios.
Los chips modernos de IA contienen grandes matrices de unidades aritméticas. Su rendimiento destacado suele expresarse en operaciones por segundo, pero esa cifra presupone un flujo constante de datos útiles. Cuando el flujo se detiene, la costosa capacidad de cómputo permanece inactiva.
Un estudio publicado sobre la barrera de memoria en IA concluyó que el rendimiento máximo de cómputo de servidores había escalado más rápido que el ancho de banda de DRAM e interconexión durante dos décadas. Los autores midieron tasas de crecimiento de 3,0 veces cada dos años para el rendimiento máximo de cómputo, frente a 1,6 veces para el ancho de banda de DRAM.
El ancho de banda de interconexión creció aún más lentamente, a 1,4 veces cada dos años en el estudio. Estas cifras describen tendencias históricas, no una previsión para todos los sistemas. Aun así, explican por qué añadir solo capacidad aritmética no puede resolver los límites de rendimiento de la IA.
El problema se hace especialmente visible durante la inferencia de IA generativa. Un modelo decodificador produce tokens de forma secuencial y lee repetidamente los pesos del modelo desde la memoria. Las cargas de trabajo con lotes pequeños pueden dedicar más tiempo a mover esos pesos que a realizar cálculos.
Los contextos más largos añaden otra carga. Un sistema de IA debe conservar información sobre tokens anteriores en una caché clave-valor, que almacena datos intermedios de atención para su reutilización. Contextos más amplios y más usuarios simultáneos expanden esa caché, aumentando tanto los requisitos de capacidad como de ancho de banda.
Los sistemas basados en agentes intensifican la presión. Un agente puede mantener estado, llamar a varios modelos, recuperar documentos y mantener activos múltiples flujos de trabajo. Cada comportamiento genera más movimiento entre memoria, almacenamiento, aceleradores y redes.
HBM aborda parte de este problema mediante una interfaz amplia y DRAM apilada verticalmente. Las especificaciones comerciales de HBM4 de Samsung ilustran la trayectoria actual. La empresa afirma que su HBM4 de 12 capas alcanza 11,7 gigabits por segundo por pin y hasta 3,3 terabytes por segundo por pila.
Samsung ofrece ese producto en capacidades de 24GB a 36GB. También ha descrito una futura opción de 16 capas que alcanzaría 48GB. Estas siguen siendo mejoras sustanciales, pero un mayor ancho de banda no elimina todas las distancias físicas dentro del encapsulado.
Una pila HBM tradicional sigue comunicándose lateralmente con el acelerador. Un interposer proporciona miles de conexiones, pero la ruta ocupa superficie del encapsulado y consume energía. Los sistemas más grandes pueden añadir más pilas HBM, aunque el tamaño del encapsulado, el enrutamiento y los límites térmicos terminan interviniendo.
zHBM ataca esa distancia restante. Si la memoria se sitúa directamente sobre el cómputo, las conexiones verticales pueden ser más cortas y densas que los enlaces laterales. El procesador podría acceder a más datos sin impulsar señales a través de un interposer amplio.
Eso no significa que zHBM elimine toda la jerarquía de memoria. Los requisitos de capacidad seguirán superando la cantidad de memoria premium que cabe cerca de un acelerador. Los sistemas seguirán dependiendo de DRAM externa, almacenamiento flash y redes de alta velocidad.
La propuesta se dirige, en cambio, a la parte de mayor valor de la jerarquía. Mantener los pesos y datos a los que se accede con frecuencia cerca del cómputo puede elevar la utilización del acelerador. También puede reducir la energía consumida al mover cada bit, una limitación cada vez más importante en centros de datos densos.
Para los operadores de nube, la utilización afecta directamente a la economía. Un acelerador que espera a la memoria sigue consumiendo espacio, refrigeración, red y capital. Por ello, mejorar la entrega de datos puede importar tanto como añadir rendimiento nominal de cómputo.
Los desarrolladores experimentan la misma limitación de forma indirecta. Se manifiesta como tamaños de lote más pequeños, contexto limitado, mayor latencia o una partición de modelos más complicada. Un hardware mejor no puede eliminar todas las disyuntivas de software, pero puede cambiar qué concesiones son necesarias.
Samsung convierte el empaquetado en su principal arma competitiva
La competencia principal ya no es Samsung frente a un único proveedor de memoria; es el empaquetado vertical frente al diseño HBM en disposición lateral.
La posición de Samsung le da motivos para promover esa competencia. Produce DRAM, NAND, procesos lógicos y paquetes avanzados. Un diseño integrado verticalmente permite a la empresa coordinar decisiones entre componentes que otros proveedores quizá necesiten negociar con socios.
Su HBM4 ya refleja esta estrategia. Samsung fabrica el chip base lógico del producto en un proceso de 4 nanómetros y utiliza su tecnología DRAM 1c para los chips de memoria. La empresa afirma que la coordinación entre sus operaciones de memoria y fundición respalda el rendimiento y la producción.
En GTC 2026, Samsung también presentó la unión híbrida de cobre, un método de empaquetado que une chips mediante densas conexiones de cobre. Su resumen tecnológico de GTC afirma que el enfoque mejora la resistencia térmica en un 20 por ciento para el producto mostrado allí.
La unión híbrida es relevante para zHBM porque las conexiones verticales finas requieren una unión de chips precisa y fiable. Los microbump tradicionales ocupan espacio entre los chips y limitan la densidad de conexiones. La unión directa de cobre puede reducir el espaciado, acortar las rutas eléctricas y crear más enlaces verticales.
Sin embargo, fabricar más componentes dentro de una sola estructura también aumenta la dependencia entre ellos. Un defecto en la memoria, el acelerador o la unión puede afectar a todo el paquete ensamblado. Los fabricantes deben identificar los chips buenos antes de la unión y mantener la alineación en un gran número de conexiones.
SK hynix y Micron siguen siendo referencias competitivas importantes. Ambas venden HBM e invierten en apilado avanzado, gestión térmica y diseños específicos para clientes. No necesitan copiar la etiqueta zHBM para cuestionar la tesis de Samsung.
Pueden responder mejorando el ancho de banda de HBM convencional, aumentando la altura de las pilas, perfeccionando los chips base o desarrollando su propia integración lógica más estrecha. Las empresas de aceleradores también pueden rediseñar los paquetes para admitir sistemas HBM laterales más grandes sin colocar la memoria directamente sobre regiones de cómputo calientes.
Por tanto, el mercado puede admitir varias configuraciones. Los aceleradores de entrenamiento priorizan el máximo ancho de banda y las interconexiones a gran escala. Los chips de inferencia pueden enfatizar capacidad, latencia o eficiencia energética. Los aceleradores personalizados pueden optimizar la memoria en torno a supuestos de carga de trabajo más acotados.
La relación de Samsung con los diseñadores de aceleradores decidirá si zHBM se convierte en un producto o sigue siendo un concepto de hoja de ruta. Los proveedores de memoria no pueden imponer por sí solos una arquitectura de encapsulado. El procesador, la interfaz de memoria, el sistema de refrigeración, la entrega de energía y la pila de software deben diseñarse conjuntamente.
Ese requisito aumenta la importancia de la HBM específica para cada cliente. Una interfaz estándar sirve a un mercado amplio, mientras que los diseños personalizados ajustan el comportamiento de la memoria a un acelerador concreto. zHBM parece estar más cerca del extremo personalizado porque el apilamiento físico vincula las decisiones sobre memoria al diseño del procesador.
Samsung ha estado reforzando esas relaciones con los clientes. En julio, anunció una ampliación de su colaboración con Broadcom que abarca memoria, servicios de fundición y encapsulado avanzado. Las empresas mencionaron específicamente la integración 2.3D y 2.5D para silicio de IA y redes.
Ese acuerdo no confirma que Broadcom vaya a adoptar zHBM. Sí muestra por qué Samsung quiere que el encapsulado se convierta en una decisión de compra. La empresa puede ofrecer varias vías de integración mientras desarrolla una opción vertical más agresiva.
La estrategia también presiona a los proveedores independientes de encapsulado y a las fundiciones. Si los clientes de aceleradores prefieren un único proveedor para memoria, lógica y ensamblaje, los fabricantes integrados verticalmente ganan influencia. Si los clientes prefieren componentes independientes de primera categoría, Samsung deberá demostrar que la integración genera suficiente valor para compensar la menor flexibilidad.
Los lectores de Google News pueden ver una simple carrera entre Samsung, SK hynix y Micron. La competencia más relevante se refiere a dónde deberían situarse los límites del sistema. zHBM propone eliminar la frontera entre el encapsulado de memoria y el del procesador.
El calor y el rendimiento de fabricación se interponen entre zHBM y la producción
Colocar memoria sobre un acelerador acorta la ruta de datos, pero sitúa DRAM sensible a la temperatura cerca de uno de los componentes más calientes del encapsulado.
Un acelerador de IA convierte una cantidad considerable de energía eléctrica en calor. Los encapsulados convencionales distribuyen los componentes de alta potencia sobre un interposer y los conectan a un sistema de extracción de calor. El apilamiento vertical reduce la superficie disponible para refrigerar cada capa.
La DRAM también funciona dentro de límites térmicos. Las temperaturas más altas pueden afectar la retención, la fiabilidad y el rendimiento. Un encapsulado que atrapa calor alrededor de la memoria puede perder las ganancias eléctricas creadas por conexiones más cortas.
Por tanto, Samsung debe establecer una vía térmica creíble. Puede ser necesario que el calor viaje a través de estructuras verticales dedicadas, alrededor de las regiones de memoria o hacia un disipador rediseñado. Después, el equipo de refrigeración debe extraer ese calor del encapsulado completo.
La entrega de energía añade otra limitación. El acelerador y la memoria requieren voltajes estables a alta corriente. La integración vertical aumenta la densidad de enrutamiento, mientras que la expansión térmica puede generar tensión mecánica en las uniones y los chips delgados.
El rendimiento de fabricación del encapsulado crea un riesgo económico distinto. Combinar varios chips valiosos produce un encapsulado cuyo coste depende de que todos los componentes funcionen juntos. Incluso rendimientos individuales elevados pueden traducirse en un menor rendimiento ensamblado cuando intervienen muchos pasos de unión.
La reparabilidad es limitada después de la unión directa. A veces, un componente convencional defectuoso puede aislarse antes durante el ensamblaje. Una pila profundamente integrada ofrece menos oportunidades para sustituir un elemento defectuoso sin descartar más valor.
Samsung tiene experiencia con estos problemas. Sus productos HBM ya utilizan vías a través del silicio, que son conexiones eléctricas verticales que atraviesan los chips de silicio. La empresa desarrolló el encapsulado TSV de 12 capas años antes de que apareciera zHBM.
Sin embargo, apilar chips de DRAM no es lo mismo que colocar memoria sobre cómputo activo. La densidad de potencia, los tamaños de los chips, los materiales y los gradientes térmicos son distintos. La experiencia previa con HBM reduce la incertidumbre, pero no elimina la necesidad de nueva validación.
La discusión pública de Samsung sobre zHBM no ha proporcionado comparaciones auditadas frente a HBM4 o HBM4E. No ha divulgado el rendimiento de producción, el ancho de banda sostenido, la energía medida por bit ni el rendimiento a nivel de acelerador. Estas omisiones son normales en un concepto temprano, pero limitan las conclusiones confiadas.
La interpretación más prudente es que Samsung ha mostrado una dirección. Aún no ha demostrado que zHBM ofrezca una mejor economía total del sistema en condiciones de producción. Un encapsulado de laboratorio y un componente cualificado para centros de datos se enfrentan a estándares distintos.
Las pruebas de fiabilidad deberán cubrir cambios repetidos de temperatura, periodos prolongados bajo carga, integridad de las uniones y tasas de error de memoria. Los clientes también querrán un rendimiento predecible en muchos encapsulados, no solo resultados favorables de muestras seleccionadas.
El software genera otra incertidumbre. Las aplicaciones no se benefician automáticamente de una nueva disposición física. Los compiladores, los entornos de ejecución y los marcos de servicio de modelos deben distribuir los datos de forma eficaz entre los niveles de memoria disponibles.
Un nivel zHBM pequeño y rápido podría funcionar como una caché ampliada cercana al cómputo. Una implementación mayor podría alojar directamente los pesos del modelo o datos de caché clave-valor. Cada uso requiere políticas distintas de capacidad, ancho de banda y asignación.
Los diseñadores de sistemas también deben comparar zHBM con alternativas. Pilas HBM más convencionales pueden ofrecer suficiente ancho de banda con menor riesgo de fabricación. La compresión, la cuantización, la dispersión del modelo y una mejor planificación pueden reducir el tráfico de memoria sin cambiar la geometría del encapsulado.
La memoria flash de alto ancho de banda introduce otra vía. Intercambia el comportamiento propio de la DRAM por mayor capacidad y persistencia. Eso la hace atractiva para algunas cargas de trabajo de inferencia, aunque no sustituye al nivel de memoria más rápido.
El resultado no es una competencia en la que el ganador se lo lleva todo. Es probable que los sistemas de IA combinen varias técnicas. zHBM solo ganará un lugar si su integración adicional aporta mejoras medibles después de incluir los costes de refrigeración, rendimiento de fabricación y software.
Por tanto, las afirmaciones de Samsung deben leerse como objetivos de ingeniería. El concepto tiene una motivación física sólida, pero la empresa no ha establecido de forma independiente su preparación comercial. La brecha de verificación es el riesgo central, no un motivo para descartar la arquitectura.
Qué observar tras la presentación de zHBM de Samsung
Tres señales mostrarán si zHBM se está convirtiendo en infraestructura o sigue siendo un persuasivo concepto de conferencia.
La primera señal es una divulgación técnica completa. Samsung necesita publicar mediciones de capacidad, ancho de banda, densidad de interfaz, potencia y comportamiento térmico para un encapsulado representativo. Las comparaciones deberían utilizar la misma carga de trabajo y clase de acelerador para zHBM y HBM convencional.
La energía por bit transferido será particularmente importante. Las conexiones más cortas deberían reducir los costes de movimiento, pero la refrigeración y la sobrecarga del encapsulado pueden compensar parte de esa ventaja. Los resultados sostenidos importan más que las breves mediciones de pico.
Un diagrama detallado del encapsulado también aclararía el papel previsto de zHBM. Debería mostrar si la memoria cubre el acelerador, ocupa regiones seleccionadas o utiliza estructuras térmicas dedicadas. Esa geometría determina tanto el rendimiento como la capacidad de fabricación.
La segunda señal es la cualificación por parte de clientes. Un diseñador de aceleradores debe probar el encapsulado con cargas de trabajo reales y requisitos de producción. Un socio de evaluación identificado tendría más peso que otra demostración interna.
La cualificación demostraría que zHBM ha ido más allá de la hoja de ruta de un proveedor de memoria. También revelaría qué mercado valora primero el diseño. Los aceleradores de inferencia personalizados pueden aceptar una integración más estrecha antes que las GPU de propósito general.
La hoja de ruta HBM de Samsung para 2026 ofrece una comparación útil. La empresa llevó HBM4 a producción en masa y afirmó que las muestras de HBM4E llegarían más adelante ese año. Hitos similares para zHBM incluirían muestras de ingeniería, pruebas con clientes y una ventana de producción definida.
La tercera señal es la respuesta competitiva. SK hynix, Micron, TSMC y los principales proveedores de aceleradores divulgarán sus propios planes de memoria y encapsulado en conferencias y lanzamientos de productos. Sus decisiones pondrán a prueba la afirmación de Samsung de que la colocación vertical ofrece el siguiente paso necesario.
Que un rival adopte una disposición similar de memoria sobre lógica reforzaría la tesis arquitectónica, incluso si Samsung no obtiene el primer contrato. Una preferencia generalizada por sistemas HBM más grandes en disposición lateral la debilitaría.
Los diseños térmicos merecen la misma atención. Samsung y sus competidores ya están tratando la extracción de calor como un problema de memoria de primer orden. Cualquier futura actualización de zHBM que carezca de evidencia de refrigeración a nivel de encapsulado debería tratarse con cautela.
La actividad de estandarización aportará otra pista dentro de la señal competitiva. Un diseño propietario puede llegar a un cliente personalizado, pero una adopción más amplia se beneficia de interfaces comunes y prácticas de prueba compartidas. La participación de los proveedores de aceleradores importaría más que la marca.
Para los desarrolladores y compradores empresariales, la lección inmediata no es planificar en torno a hardware zHBM que todavía no tiene fecha de envío. La conclusión útil se refiere a los cuellos de botella del sistema. La velocidad de los modelos depende cada vez más del movimiento de datos, la capacidad de memoria y la forma de la carga de trabajo.
Los equipos de infraestructura deberían medir la utilización de los aceleradores, la presión sobre el ancho de banda de memoria y el crecimiento de la caché antes de asumir que más cómputo resolverá la latencia. También deberían examinar cómo la cuantización, el procesamiento por lotes y la ubicación de los modelos cambian esas mediciones.
Las aplicaciones de IA intensivas en conocimiento hacen concreto este problema. Los sistemas que procesan largas colecciones de documentos o mantienen un contexto de trabajo ampliado generan presión en toda la jerarquía de memoria. La respuesta del hardware afecta a cuánto contexto puede permanecer cerca del cómputo y con qué rapidez las aplicaciones pueden recuperarlo.
Google News puso a la vista la propuesta de encapsulado 3D de Samsung, pero ahora la evidencia de producto debe sostener la historia. Esté atento a especificaciones medidas, un socio de cualificación identificado y una respuesta clara de arquitecturas de memoria competidoras.
Si Samsung logra las tres, zHBM parecerá una transición creíble de los encapsulados HBM laterales a sistemas de IA integrados verticalmente. Si las divulgaciones siguen siendo conceptuales, la HBM convencional conservará su ventaja en rendimientos conocidos, interfaces establecidas y capacidad desplegable.
El próximo anuncio debería responder una pregunta práctica: ¿puede Samsung acortar la ruta de memoria sin crear un problema térmico y de fabricación mayor? Esa respuesta, y no el nombre zHBM, determinará si la arquitectura transforma la infraestructura de IA.
