El plan de TSMC para High-NA EUV llega en 2030, años después de los avances de Intel y Samsung
TSMC planea introducir la fabricación con High-NA EUV en 2030, pese a que sus rivales se preparan para utilizar la tecnología varios años antes. El compromiso pone fin a un largo período en el que la fundición evitó fijar una fecha pública de adopción para la plataforma de litografía más reciente de ASML.
La decisión es menos agresiva de lo que parece a primera vista. TSMC afirma que comenzará con fotomáscaras convencionales de 6 pulgadas, mientras que una plataforma de máscaras más grandes llegará posteriormente a través de una línea piloto. Ese calendario protege el modelo de fabricación existente de la empresa, pero también deja más tiempo a Intel y Samsung para desarrollar experiencia práctica.
Esto genera la tensión central detrás del plan de TSMC para High-NA EUV. Intel ya ha instalado la tecnología y la ha vinculado a su futura hoja de ruta de lógica. Samsung se ha comprometido ahora a utilizarla antes en memoria. TSMC, por su parte, apuesta por que la integración del proceso importa más que ser la primera.
La fabricación de TSMC con High-NA EUV ya tiene fecha
El cambio importante no es un nuevo pedido de escáneres. Es el primer calendario claro de TSMC para usar la tecnología en fabricación de gran volumen.
Según la hoja de ruta inicial de High-NA, TSMC espera comenzar la fabricación de gran volumen con High-NA EUV en 2030. La empresa planea utilizar el actual formato convencional de fotomáscaras de 6 por 6 pulgadas durante esa primera etapa.
Posteriormente, TSMC espera establecer una línea piloto que utilice máscaras de 6 por 12 pulgadas en 2031. Su objetivo declarado es llevar la litografía basada en esas máscaras más grandes a la producción de nodos avanzados para 2033.
Esa secuencia importa porque High-NA EUV cambia más que la resolución de un escáner. La EUV de alta apertura numérica utiliza ópticas con una apertura numérica de 0,55, lo que mejora la capacidad del sistema para enfocar la luz. Los sistemas EUV de producción actuales utilizan ópticas de 0,33 NA.
ASML afirma que su plataforma High-NA EXE puede imprimir estructuras con una resolución de 8 nanómetros. Sus sistemas NXE consolidados ofrecen una resolución declarada de 13 nanómetros. Ambas plataformas utilizan luz ultravioleta extrema con una longitud de onda de 13,5 nanómetros.
La mayor resolución puede permitir a los fabricantes imprimir algunos patrones densos con una exposición en lugar de varias. Menos ciclos de patrón pueden eliminar etapas de deposición, grabado, limpieza, inspección y superposición del flujo de proceso.
Sin embargo, el nuevo diseño óptico introduce un campo de exposición anamórfico. Reduce el campo utilizable en una dimensión cuando los fabricantes siguen utilizando máscaras convencionales. El área de imagen resultante en una oblea equivale a la mitad del campo disponible en los escáneres EUV Low-NA actuales.
Esa limitación es manejable para muchos diseños más pequeños. Se vuelve más difícil para procesadores grandes, especialmente aceleradores de IA que ya se aproximan a los límites del campo de litografía.
Los fabricantes pueden dividir un diseño grande entre campos de exposición separados y unir los patrones. También pueden dividir el producto en chiplets, que son dies más pequeños conectados dentro de un mismo paquete. Ninguna de las dos respuestas es gratuita.
La unión exige una alineación excepcional y puede afectar al rendimiento. Los chiplets introducen consideraciones de encapsulado, interconexión, energía, latencia y software. Por tanto, una mejora de litografía puede trasladar la complejidad a otro lugar en vez de eliminarla.
Las máscaras más grandes están pensadas para restaurar un campo de exposición de tamaño completo mientras preservan la resolución High-NA. Sin embargo, una transición de máscaras requiere cambios coordinados en escáneres, escritores de máscaras, equipos de inspección, sistemas de manipulación, materiales y software de diseño electrónico.
El anuncio de TSMC es, por tanto, dos hojas de ruta unidas. Una cubre la introducción de la exposición de 0,55 NA con el ecosistema de máscaras existente. La otra busca reconstruir ese ecosistema en torno a un formato más grande.
La primera hoja de ruta tiene un año de fabricación definido. La segunda tiene objetivos piloto y de producción. Ningún anuncio identifica el nodo exacto de TSMC que recibirá primero High-NA EUV.
A10 o A11 siguen siendo candidatos fundamentados, no nombres de proceso confirmados para el despliegue inicial. Esta distinción es importante porque TSMC solo se ha comprometido públicamente con el año de adopción y la secuencia de máscaras.
Por qué TSMC puede permitirse esperar hasta 2030
TSMC trata High-NA EUV como una herramienta de fabricación que debe ganarse su lugar, no como un hito tecnológico que exige una adopción inmediata.
High-NA EUV aborda un problema real de resolución, pero la resolución es solo una parte de la fabricación de chips. Una fundición también evalúa el rendimiento, la precisión de superposición, las tasas de defectos, la complejidad del proceso, la infraestructura de máscaras, la disponibilidad de herramientas y el coste total de producción.
TSMC ha ampliado repetidamente la litografía existente mediante ingeniería de procesos. El patrón múltiple divide una capa difícil en varias exposiciones más sencillas, lo que permite a escáneres más antiguos imprimir estructuras más allá de su límite de resolución directa.
Esa vía añade etapas y crea más oportunidades de error. Aun así, puede ser preferible cuando la alternativa exige un escáner inmaduro, una nueva química de resinas, reglas de máscaras modificadas y un flujo de producción rediseñado.
La fecha de 2030 de TSMC sugiere que la empresa ve suficiente margen en la EUV de 0,33 NA. Se espera que sus tecnologías A12 y A13 de 2029 sigan utilizando EUV convencional en lugar de la plataforma High-NA.
Esto no demuestra que High-NA carezca de valor. Muestra que TSMC cree poder cumplir varios ciclos de producto más sin depender de ella.
La distinción refleja la posición de TSMC como fabricante por contrato de gran volumen. Sus clientes necesitan reglas de diseño predecibles, bibliotecas calificadas, rendimientos estables y capacidad suficiente para grandes lanzamientos de productos.
Un escáner retrasado no afecta solo a un procesador interno. Puede alterar calendarios de smartphones, aceleradores para centros de datos, chips de red y silicio personalizado de numerosos clientes.
Por ello, TSMC tiene sólidos motivos para evitar introducir varios cambios importantes a la vez. Los nodos avanzados ya requieren nuevas estructuras de transistores, mejoras de interconexión, cambios en la entrega de energía y métodos de diseño actualizados.
High-NA EUV añade otra variable estrechamente acoplada. Las máscaras más grandes sumarían una transición de infraestructura para toda la industria.
El calendario por fases de la fundición separa esos riesgos. Las máscaras convencionales proporcionan un puente inicial en 2030. Un piloto de máscaras más grandes le sigue en 2031, mientras que la adopción en producción sigue prevista para 2033.
Este enfoque también permite a TSMC observar cómo los primeros adoptantes resuelven problemas prácticos. El rendimiento de las resinas, los defectos de máscaras, la unión de campos, el tiempo de actividad de los escáneres y la metrología mejoran mediante trabajo sostenido de fabricación.
Esperar no significa quedarse inmóvil. TSMC puede realizar trabajo de desarrollo antes de 2030 mientras reserva la adopción a volumen para un nodo posterior. Las fundiciones califican habitualmente equipos años antes de que los clientes vean productos fabricados con ellos.
ASML ya ha enviado su primera generación High-NA orientada a producción. Sus sistemas EXE utilizan la plataforma óptica de 0,55 NA y están dirigidos a la fabricación avanzada de lógica y memoria.
El EXE:5000 admite el desarrollo de procesos, mientras que el EXE:5200B está diseñado para la producción de volumen. ASML incluye este último para lógica sub-2-nanómetros y aplicaciones de memoria avanzadas.
Estas descripciones definen capacidad técnica, no un caso de negocio automático. Un escáner solo se vuelve económicamente útil después de que un fabricante lo integra en un proceso estable con rendimientos competitivos.
La decisión de TSMC afirma, en la práctica, que la EUV Low-NA sigue siendo lo bastante económica para sus nodos divulgados hasta 2029. High-NA se vuelve necesaria cuando una mayor escalabilidad hace menos atractivas las alternativas.
Ese umbral puede variar según la capa. TSMC no necesita exponer todas las capas críticas con las nuevas máquinas desde el primer día. Puede introducir High-NA de forma selectiva y aumentar después su uso a medida que los diseños se vuelvan más densos.
La estrategia reduce la dependencia inicial de una pequeña flota de nuevas herramientas. También limita la cantidad de capas expuestas a supuestos de proceso inmaduros durante el primer ciclo de producción.
TSMC ha construido su liderazgo como fundición en torno a la ejecución, más que a los estrenos de equipos. Su calendario para 2030 sigue ese patrón, aunque la brecha ahora otorga a sus competidores una oportunidad medible.
Intel y Samsung obtienen la curva de aprendizaje temprana
La presión sobre TSMC procede del conocimiento de fabricación, porque sus competidores pueden aprender de la producción High-NA antes de que TSMC alcance su fecha de inicio anunciada.
Intel recibió el primer ASML EXE:5000 comercial y completó su ensamblaje en Oregón durante 2024. El sistema entró en calibración en el centro de investigación y desarrollo de Intel en Hillsboro.
Intel afirma que la máquina pesa más de 150 toneladas métricas. Sus componentes llegaron en más de 250 cajas, transportadas en 43 contenedores de carga y 20 camiones.
La logística ilustra la escala de la adopción de High-NA. Instalar un escáner requiere edificios especializados, control de vibraciones, servicios, capacidad de mantenimiento y equipos de ingeniería capacitados.
Intel espera combinar EUV de 0,33 NA y 0,55 NA en lugar de sustituir por completo una plataforma por otra. Su programa High-NA comenzó con pruebas en Intel 18A y continúa hacia la producción de Intel 14A.
La compañía afirma que High-NA puede imprimir estructuras hasta 1,7 veces más pequeñas que la EUV existente. También asocia esa mejora con una densidad bidimensional de estructuras hasta 2,9 veces mayor.
Estas cifras describen el potencial de escalado óptico, no una garantía para chips completos. La densidad del producto depende de la arquitectura de transistores, el diseño de interconexiones, las bibliotecas de celdas, el enrutamiento y las restricciones de fabricación.
Aun así, Intel obtiene años de experiencia directa con recetas de exposición, resinas, máscaras, metrología, mantenimiento y control estadístico de procesos. Ese conocimiento operativo puede importar más que la fecha de entrega del escáner.
La posición temprana de Intel también respalda sus ambiciones como fundición. Los clientes externos necesitan pruebas de que Intel puede transformar un proceso avanzado en una fabricación predecible, no solo demostrar patrones pequeños en una fábrica de desarrollo.
High-NA no resolverá todas las incógnitas en torno a Intel 14A. Los compromisos de clientes, los rendimientos, la capacidad, las herramientas de diseño y los calendarios de productos siguen siendo esenciales. La tecnología sí otorga a Intel una ventaja de fabricación diferenciada mientras TSMC sigue con Low-NA.
Samsung ejerce presión desde otra dirección. La compañía planea introducir High-NA EUV en la futura fabricación de DRAM de gran volumen para 2028.
La DRAM utiliza estructuras repetidas y extremadamente densas, y se enfrenta a severas limitaciones de escalado. Eso convierte a la memoria en un terreno de prueba práctico para los beneficios de resolución y simplificación de procesos de la exposición High-NA.
Samsung también se unió a la iniciativa para desarrollar fotomáscaras de 12 pulgadas. Su colaboración sobre máscaras abarca la infraestructura de apoyo necesaria para máscaras más grandes, no solo la instalación de escáneres.
El doble papel de la empresa importa. Samsung opera negocios tanto de memoria como de fundición, lo que le da oportunidades para transferir parte del conocimiento de litografía entre distintos programas de fabricación.
Los procesos de memoria y lógica no son intercambiables. Aun así, los ingenieros pueden desarrollar experiencia útil en torno a escáneres, manipulación de máscaras, inspección, materiales, tiempo de actividad y control de defectos.
TSMC no necesariamente está perdiendo una carrera por avanzar más tarde. Intel y Samsung están asumiendo los costos y la incertidumbre de una integración temprana, mientras TSMC aprende de sus avances.
Sin embargo, la adopción temprana crea una oportunidad asimétrica. Si Intel o Samsung establecen una producción High-NA fiable, el calendario conservador de TSMC podría parecer menos necesario.
Si sus programas sufren retrasos o una economía desfavorable, la cautela de TSMC parecerá justificada. Los próximos cuatro años convertirán ese desacuerdo estratégico en una prueba de fabricación.
Por tanto, la cuestión competitiva es más específica que determinar qué empresa posee el primer escáner. Se trata de cuál puede convertir una mayor resolución en mejores productos con rendimientos y capacidad de producción aceptables.
Una Mejor Resolución Implica un Campo de Exposición Más Pequeño
High-NA EUV simplifica algunos patrones, pero su menor tamaño de campo crea la principal salvedad para el compromiso de TSMC de 2030.
Un escáner de litografía proyecta un patrón de máscara sobre un material fotosensible que cubre la oblea. La apertura numérica mide la eficacia con la que el sistema óptico recoge y enfoca esa luz.
Elevar la NA de 0,33 a 0,55 mejora la resolución. También cambia la geometría necesaria para reflejar la luz EUV a través de la trayectoria óptica del escáner.
ASML utiliza un sistema anamórfico, que aplica una ampliación distinta en cada eje. Ese diseño evita que la máscara resulte demasiado grande para el conjunto óptico, pero reduce a la mitad el campo de exposición de la oblea.
Los procesadores monolíticos de gran tamaño afrontan la limitación más clara. Los aceleradores avanzados de IA emplean áreas de chip considerables porque combinan motores de cómputo, interfaces de memoria, redes, cachés y lógica de control especializada.
Un campo de exposición más pequeño puede impedir que un chip de este tipo quepa dentro de una sola imagen High-NA. Entonces, el fabricante debe unir campos o rediseñar el producto en torno a piezas más pequeñas.
La unión de campos expone regiones adyacentes por separado y las alinea en un límite. Cualquier error de superposición en ese límite puede afectar las conexiones que pasan entre las regiones.
La técnica también consume tiempo del escáner. Cada exposición y operación de alineación adicional influye en la capacidad de producción, que afecta a cuántas obleas utilizables puede fabricar una planta.
Los chiplets evitan algunos límites de tamaño de campo al separar un sistema en varios chips. El empaquetado moderno conecta después esos chips mediante un interposer de silicio, un puente u otra interfaz densa.
TSMC ya dispone de amplias capacidades de empaquetado avanzado. Eso convierte a los chiplets en una respuesta creíble, pero no universal.
La capacidad de empaquetado tiene sus propias limitaciones. Los diseños con chiplets también requieren pruebas, gestión de energía, ingeniería de interconexión y planificación térmica más complejas.
La propuesta de máscaras de 12 pulgadas pretende evitar tener que elegir entre resolución y área de exposición. Un retículo más grande puede albergar un patrón más ancho, lo que permite al escáner recuperar un campo completo bajo el sistema óptico anamórfico.
Sin embargo, una máscara forma parte de una cadena de fabricación interconectada. Los equipos deben escribir el patrón, inspeccionarlo, reparar defectos, protegerlo, transportarlo, alinearlo y modelar su comportamiento.
El software de diseño debe comprender las nuevas reglas de campo y máscara. Los talleres de máscaras necesitan equipos compatibles. Los proveedores de materiales deben cualificar sustratos y componentes de protección.
Por tanto, TSMC, Intel, Samsung, ASML y los proveedores especializados deben coordinarse en torno a especificaciones comunes. Una sola herramienta de inspección o manipulación ausente puede retrasar toda la plataforma.
Eso explica la larga brecha entre la línea piloto de TSMC de 2031 y su objetivo de producción de 2033. El trabajo piloto prueba si el ecosistema funciona con suficiente fiabilidad para obleas valiosas de clientes.
ASML sostiene que la simplificación del proceso puede compensar los mayores requisitos energéticos del escáner. Su análisis de fabricación afirma que EUV de patrón único puede eliminar pasos de litografía y de procesos auxiliares.
La empresa cita un modelo de imec que detectó alrededor de un 20 por ciento menos de pasos de proceso cuando EUV de patrón único sustituyó al multipatronado DUV. El resultado modelado incluyó aproximadamente un 10 por ciento menos de emisiones operativas por oblea.
Para una comparación futura, el modelo estimó que el patrón único High-NA podría reducir las emisiones operativas hasta un 30 por ciento. Su caso de referencia utilizaba multipatronado EUV Low-NA.
Estos son resultados modelados que dependen de supuestos de proceso. No establecen el rendimiento, el coste ni el perfil ambiental del flujo de producción final de TSMC.
El resultado económico variará según la capa. Una exposición High-NA que sustituya varios ciclos de patronado Low-NA puede resultar atractiva. Una capa que ya se imprime eficientemente con una exposición Low-NA ofrece un argumento más débil.
Por ello, TSMC asignará la tecnología de forma selectiva. Su expectativa de que el número de capas High-NA aumentará con el tiempo respalda un despliegue gradual, no una sustitución inmediata en toda la plataforma.
Este es el mecanismo detrás de la cautela de la empresa. High-NA ofrece una resolución óptica superior, mientras que el proceso circundante determina si esa ventaja se traduce en una mejor economía de fabricación.
A10 y A11 Son Candidatos, No Nodos Confirmados
La fecha de 2030 apunta a la generación posterior a A13 de TSMC, pero la empresa no ha designado A10 ni A11 como el primer proceso High-NA.
La hoja de ruta divulgada por TSMC llega a A12 y A13 en 2029. Los informes sobre esa hoja de ruta indican que ambas tecnologías seguirán utilizando sistemas EUV convencionales.
Eso deja a la siguiente generación anual como el lugar natural para la transición de TSMC a High-NA EUV. Las convenciones de nomenclatura sugieren A11 o A10, aunque TSMC no ha confirmado públicamente ninguna de las dos etiquetas.
Los nombres de proceso tampoco representan dimensiones literales de transistores. Las etiquetas de nodos modernos agrupan un conjunto de cambios de densidad, rendimiento, energía, arquitectura y fabricación bajo un nombre comercial.
El proceso de 2030 tendrá que ofrecer a los clientes una mejora útil respecto a A13. La litografía High-NA es un posible factor, pero no puede generar esa mejora por sí sola.
TSMC también puede modificar las estructuras de transistores, los diseños de celdas estándar, los materiales de interconexión, la entrega de energía por la cara posterior, las reglas de diseño o el empaquetado. Cada elemento afecta de manera diferente a los resultados a nivel de producto.
Los transistores gate-all-around rodean el canal con la compuerta por varios lados, lo que mejora el control electrostático en dimensiones pequeñas. TSMC ya está avanzando hacia implementaciones de nanosheets de esta arquitectura.
Los procesos posteriores pueden adoptar nanosheets más avanzados o, finalmente, transistores de efecto de campo complementarios. Los CFET apilan verticalmente dispositivos de tipo n y tipo p para ganar densidad, pero requieren una integración de fabricación compleja.
High-NA se vuelve más valioso a medida que estas estructuras y sus interconexiones circundantes exigen patrones más ajustados. TSMC afirma que el número de capas High-NA debería aumentar conforme se eleve la complejidad del proceso.
Esa declaración ofrece una dirección sin especificar un nodo. La empresa conserva flexibilidad para introducir los escáneres en un conjunto limitado de capas críticas durante 2030.
Persisten varias incertidumbres. TSMC no ha divulgado el número inicial de capas, la ubicación de producción, el tamaño de la flota de escáneres, los productos de clientes, la estrategia de máscaras según el tipo de diseño ni el impacto esperado en costes.
Tampoco ha prometido que todos los procesos de 2030 utilizarán la tecnología. Una fundición puede ofrecer variantes de nodos relacionadas con diferentes objetivos de rendimiento y flujos de fabricación.
Por tanto, la interpretación de A10 o A11 debe seguir siendo una previsión. Tratarla como un anuncio formal de producto exageraría la evidencia disponible.
El calendario también puede cambiar. Las hojas de ruta de semiconductores son herramientas de planificación, y las fechas de producción dependen de la disponibilidad de equipos, los rendimientos de proceso, los calendarios de clientes y la demanda de mercado.
El programa de máscaras más grandes conlleva todavía más incertidumbre. Requiere que varios proveedores entreguen equipos y materiales según un calendario coordinado, mientras los clientes ajustan la infraestructura de diseño.
La participación de Samsung refuerza el argumento comercial para ese ecosistema. El respaldo de Intel añade otro fabricante de lógica con experiencia directa en High-NA.
Una participación amplia puede repartir los costes de desarrollo y dar a los proveedores más razones para fabricar productos compatibles. No garantiza que todos los componentes alcancen la preparación para producción en 2033.
La interpretación más creíble es más acotada. TSMC ha identificado 2030 como el momento en que High-NA pasa a formar parte de su conjunto de herramientas de fabricación a volumen.
La empresa espera que la adopción se amplíe después de ese momento. También considera que las máscaras convencionales son suficientes para el primer paso, mientras que las máscaras más grandes proporcionan la vía a más largo plazo.
Se trata de un compromiso significativo, pero todavía no de un anuncio completo de proceso. Los clientes necesitarán muchos más detalles antes de diseñar un producto importante específicamente en torno a la nueva plataforma.
Tres Señales Mostrarán Si TSMC Esperó Demasiado
El resultado dependerá de las pruebas de producción de Intel, el objetivo de memoria de Samsung para 2028 y la divulgación de TSMC sobre un nodo específico de 2030.
La primera señal es el avance de Intel desde el desarrollo High-NA hacia una fabricación de lógica repetible. La instalación de escáneres y el patronado experimental demuestran preparación técnica, pero los clientes de fundición necesitan procesos cualificados y una producción estable.
Intel 14A es la prueba relevante. Sus resultados de fabricación mostrarán si la experiencia temprana con High-NA mejora la densidad, el tiempo de ciclo y la simplicidad del proceso sin crear pérdidas de rendimiento inaceptables.
Compromisos sólidos de clientes y productos funcionales aumentarían la presión sobre TSMC. Retrasos, especificaciones cambiantes o una adopción comercial limitada respaldarían la decisión de TSMC de esperar.
La segunda señal es la producción prevista por Samsung de DRAM High-NA en 2028. La memoria supone una carga de trabajo distinta, pero puede revelar si la plataforma de escáneres funciona de forma fiable a un volumen significativo.
Conviene observar una generación de DRAM identificada, líneas de producción cualificadas y detalles sobre qué capas utilizan High-NA. Esas divulgaciones trasladarían el plan de Samsung de una declaración de hoja de ruta hacia evidencia de fabricación.
Una puesta en marcha exitosa también reforzaría la cadena de suministro circundante antes del inicio de TSMC en 2030. Los fabricantes de máscaras, proveedores de resinas, vendedores de inspección y ASML obtendrían comentarios adicionales de producción.
Rendimientos débiles o un inicio retrasado expondrían los riesgos que TSMC está evitando. El objetivo de Samsung prueba, por tanto, tanto el escáner como el valor de la adopción temprana.
La tercera señal es que TSMC nombre su primer proceso, centro de producción y estrategia de capas High-NA. La empresa ha proporcionado un año, pero los clientes necesitan kits de diseño de procesos y reglas de ingeniería mucho antes de la fabricación a volumen.
Un anuncio formal de nodo aclararía si A10, A11 u otra designación se convierte en el punto de entrada. También debería mostrar si TSMC comienza con unas pocas capas o con un despliegue más amplio.
Los detalles sobre el piloto de máscaras grandes de 2031 merecen igual atención. Los compromisos de proveedores y una infraestructura de máscaras operativa harían más creíble el objetivo de producción de 2033.
El papel de ASML sigue siendo central porque ningún proveedor competidor ofrece actualmente una plataforma de producción equivalente. Su capacidad para entregar y dar servicio a suficientes sistemas EXE influirá en el calendario de todos los fabricantes.
La empresa afirma que su plataforma High-NA está orientada a la fabricación a volumen y utiliza óptica capaz de alcanzar una resolución de 8 nanómetros. La economía real de los clientes seguirá surgiendo de la operación sostenida de las plantas.
El retraso de TSMC no resuelve si lidera o queda rezagada en el próximo ciclo de litografía. Crea una comparación controlada entre el aprendizaje del pionero y la paciencia en fabricación.
Intel y Samsung asumen ahora un mayor riesgo de integración, pero también ganan tiempo para desarrollar procesos, relaciones con proveedores y experiencia de ingeniería. TSMC asume menos riesgo inicial mientras acepta una curva de aprendizaje posterior.
Para los compradores de chips, la cuestión práctica no es quién anuncia la etiqueta de proceso más pequeña. Es quién entrega suficientes chips funcionales con potencia, rendimiento, coste y disponibilidad previsibles.
Sigue las evidencias en este orden: la producción lógica de Intel, el aumento de la producción de memoria de Samsung y el proceso de 2030 anunciado por TSMC. Estas señales revelarán si la adopción de High-NA EUV por parte de TSMC refleja una planificación disciplinada o un costoso retraso.
