L’expansion de PowerSiP d’ASE place l’alimentation de l’IA sous le processeur, mais les preuves tardent
ASE a étendu PowerSiP avec une conception de packaging tridimensionnelle visant à réduire d’au moins 50 % les pertes parasites de routage dans les systèmes d’IA de classe kilowatt. L’expansion de PowerSiP d’ASE place la régulation de tension sous le processeur, raccourcissant le trajet parcouru par des courants dépassant 1 000 ampères.
Ce positionnement est important, car les derniers centimètres de la distribution d’alimentation sont devenus une source coûteuse de résistance et de chaleur. Toutefois, ASE n’a publié ni conditions de test, ni déploiements clients, ni économies mesurées à l’échelle des centres de données pour la plateforme étendue.
Le différend est donc plus limité que ne le laisse entendre la promesse du titre. ASE remet en question les régulateurs de tension latéraux conventionnels, sans résoudre le problème complet de l’alimentation des centres de données. Des concurrents, dont Infineon, Delta Electronics, Monolithic Power Systems, Vicor et Empower Semiconductor, poursuivent la même évolution architecturale.
L’expansion de PowerSiP d’ASE ajoute une boîte à outils de packaging 3D
ASE a fait évoluer PowerSiP, d’un vaste concept de distribution d’alimentation, vers une plateforme de fabrication plus détaillée destinée aux modules de régulation de tension intégrés verticalement.
ASE a annoncé cette expansion le 13 octobre 2026, lors de SEMICON West et du Open Compute Project Global Summit. L’entreprise a indiqué que la solution est désormais disponible pour les applications de centres de données d’IA et de calcul haute performance.
Un module régulateur de tension, ou VRM, convertit l’alimentation entrante en la tension faible et étroitement contrôlée requise par un processeur. Les cartes de serveurs traditionnelles placent généralement ces composants à côté du processeur, obligeant le courant à circuler latéralement à travers des pistes en cuivre et des connexions de boîtier.
L’alternative d’ASE place un VRM compact au dos du circuit imprimé, directement sous le processeur. Cette disposition verticale de la carte vers la puce réduit la distance physique entre l’étage final de conversion et le silicium de calcul.
Selon l’annonce PowerSiP d’ASE, les systèmes d’IA actuels peuvent dépasser un kilowatt par processeur. Leur courant de crête peut dépasser 1 000 ampères alors que la tension du cœur reste inférieure à un volt.
Ces conditions rendent la résistance particulièrement coûteuse. Les pertes électriques augmentent avec le carré du courant ; une résistance modeste devient donc significative lorsque des milliers d’ampères traversent une carte.
La plateforme étendue combine plusieurs options de packaging plutôt que de prescrire un régulateur fini unique. Elles comprennent des condensateurs placés entre des substrats sans noyau et des réseaux de condensateurs sans substrat dotés de bornes exposées.
ASE cite également des broches en cuivre avec un rapport d’aspect de quatre pour un. Ces broches plus hautes sont conçues pour réduire l’impédance du packaging tout en acheminant l’alimentation dans un espace vertical contraint.
Un moulage simple face ou double face peut intégrer des composants actifs et passifs dans le même module compact. Cette flexibilité permet aux clients d’adapter la plateforme à différents boîtiers de processeurs, circuits imprimés et limites de hauteur des plateaux de calcul.
C’est le principal changement derrière cette annonce. PowerSiP offre désormais une boîte à outils plus spécifique pour construire de minces VRM sous les GPU, les processeurs tensoriels et les accélérateurs d’IA personnalisés.
L’entreprise affirme que cette disposition peut réduire les pertes parasites de routage de 50 % ou davantage. Les pertes parasites correspondent à l’énergie dissipée par la résistance et l’inductance non intentionnelles le long du chemin de distribution.
Ce pourcentage ne décrit pas l’utilisation totale d’électricité d’un serveur ou d’un centre de données. Il s’applique aux pertes sur un trajet particulier à fort courant entre le régulateur et le processeur.
ASE n’a pas non plus identifié de fournisseur de processeurs utilisant la plateforme étendue. « Disponible maintenant » signifie que les technologies de packaging sont accessibles aux clients, et non que des déploiements achevés ont atteint des clusters d’IA commerciaux.
Cette distinction crée la tension centrale de l’article. PowerSiP répond à un problème électrique mesurable, mais les preuves publiques restent au niveau de la plateforme et des composants.
Pourquoi la distribution d’alimentation de l’IA est devenue un problème de packaging
Les processeurs d’IA obligent à traiter la conversion de puissance, le packaging, le refroidissement et la conception des cartes comme une seule décision d’ingénierie.
Un processeur recevant un kilowatt à un volt nécessite environ 1 000 ampères, avant même d’intégrer au calcul les pertes de conversion et les comportements transitoires. Acheminer ce courant sur un circuit imprimé exige beaucoup de cuivre, de surface et de gestion thermique.
Des pistes plus longues ajoutent de la résistance et de l’inductance. La résistance convertit l’électricité en chaleur, tandis que l’inductance rend plus difficile la réponse de l’alimentation lorsque la demande du processeur évolue rapidement.
Les charges de travail d’IA peuvent basculer rapidement entre différents états de fonctionnement. Ces transitions créent des variations soudaines de courant susceptibles d’abaisser la tension d’alimentation sous la plage acceptable pour le processeur.
Les ingénieurs appellent cette baisse temporaire une chute de tension. Les concepteurs la compensent souvent par des condensateurs supplémentaires, des plans d’alimentation plus larges, des marges de tension prudentes ou une fréquence de processeur réduite.
Chaque réponse consomme une ressource précieuse. Davantage de condensateurs exigent de l’espace, des structures en cuivre plus larges compliquent le routage et une tension plus élevée accroît la consommation du processeur.
Déplacer le régulateur sous le processeur s’attaque directement à la distance. Le courant emprunte un trajet vertical plus court au lieu de traverser la carte depuis des composants situés à côté du boîtier.
Une analyse industrielle de l’alimentation décrit la distribution verticale comme une réponse émergente aux accélérateurs d’IA consommant plus de 1 000 watts. Elle souligne également la difficulté de fournir 1 000 ampères sous un volt.
ASE a présenté PowerSiP pour la première fois en mai 2024. L’entreprise avait alors comparé son architecture à une configuration conventionnelle côte à côte.
Les figures PowerSiP d’origine revendiquaient une empreinte réduite de 25 % et une augmentation de la densité de courant de 0,4 à 0,6 ampère par millimètre carré. ASE avait également indiqué que les pertes de routage passaient de 12 % à 6 % dans sa comparaison.
L’expansion de 2026 reformule cette architecture antérieure pour un ensemble plus large de configurations de packaging tridimensionnel. Elle met l’accent sur des méthodes d’assemblage qualifiées que les clients peuvent combiner dans des modules propres à chaque application.
Cette évolution montre comment le goulot d’étranglement s’est déplacé. Le packaging reliait autrefois une puce achevée à la carte, mais il façonne désormais l’intégrité de l’alimentation, les performances thermiques, le placement de la mémoire et les performances de calcul réellement exploitables.
Le contexte plus large de l’électricité accroît la valeur des petites améliorations. L’Agence internationale de l’énergie prévoit que la consommation électrique des centres de données passera de 485 térawattheures en 2025 à environ 950 térawattheures en 2030.
Les installations axées sur l’IA devraient croître encore plus vite. Leur consommation d’électricité devrait tripler durant cette période, selon les perspectives énergétiques de l’AIE.
PowerSiP ne peut pas répondre seul à l’essentiel de cette demande. La consommation énergétique des centres de données dépend aussi de l’utilisation des processeurs, des réseaux, du stockage, du refroidissement, de la conversion au niveau de l’installation et de l’efficacité des charges de travail.
Néanmoins, une perte près du processeur entraîne une pénalité supplémentaire. L’électricité gaspillée se transforme en chaleur dans un plateau de calcul densément rempli, que les équipements de refroidissement doivent ensuite évacuer.
Réduire cette perte peut donc aider à deux niveaux. Cela diminue l’électricité gaspillée lors de la distribution et allège la charge thermique associée.
Cette logique explique pourquoi le packaging de l’alimentation est devenu stratégiquement important. Les concepteurs d’accélérateurs ne peuvent pas continuer à augmenter la densité de calcul tout en considérant le dernier trajet d’alimentation comme un simple détail de circuit imprimé.
La distribution verticale d’alimentation remet en cause le VRM côte à côte
Le principal affrontement oppose les VRM latéraux reposant sur des pratiques de fabrication éprouvées aux modules verticaux offrant des trajets électriques plus courts.
La distribution d’alimentation latérale reste familière et fonctionnelle. Les régulateurs situés à côté du processeur sont plus faciles à accéder, inspecter, refroidir, remplacer et organiser au moyen de méthodes établies de production de cartes.
Cette disposition laisse également le dos de la zone du processeur disponible pour les structures mécaniques. Supports, matériel de fixation, raidisseurs et composants de refroidissement se disputent déjà l’espace autour des boîtiers haute puissance.
Sa faiblesse électrique s’accroît avec le courant. Un trajet plus long signifie davantage de résistance, davantage d’inductance et une exposition accrue aux variations de tension lors de transitions rapides des charges de travail.
La distribution verticale d’alimentation inverse ce compromis. Elle accepte une intégration et une complexité mécanique accrues afin de réduire la distance entre les composants de conversion et le processeur.
Le rôle d’ASE est important, car il s’agit d’un fournisseur majeur de services externalisés d’assemblage et de test de semi-conducteurs. L’entreprise peut combiner substrats, moulage, interconnexions en cuivre, condensateurs et procédés de fabrication au sein d’un même programme de packaging.
L’expansion de PowerSiP d’ASE n’est donc pas une simple annonce supplémentaire sur les semi-conducteurs de puissance. Elle propose qu’un fournisseur de packaging avancé puisse coordonner les éléments mécaniques et électriques nécessaires sous un accélérateur.
Cette coordination peut aider les clients utilisant des processeurs hétérogènes. Les GPU, ASIC personnalisés, chiplets et mémoires à large bande passante créent des empreintes et des exigences d’alimentation différentes.
Une boîte à outils modulaire offre davantage de liberté qu’un VRM fixe unique. Les clients peuvent choisir des structures de condensateurs, des interconnexions et des dispositions de moulage adaptées à une carte et à un boîtier particuliers.
Toutefois, cette flexibilité déplace également le travail de conception vers une collaboration étroite. Le régulateur, la carte, le boîtier du processeur, l’ensemble de refroidissement et le système de contrôle de l’alimentation doivent fonctionner comme un seul produit.
C’est là que la question de « comment fonctionne ASE PowerSiP » devient plus qu’un schéma. L’architecture ne réussit que si le routage raccourci résiste aux cycles thermiques, aux contraintes mécaniques, aux variations d’assemblage et à un fonctionnement prolongé à fort courant.
Cette approche côtoie également un autre mouvement industriel appelé distribution d’alimentation par l’arrière. Les fabricants de puces emploient ce terme pour désigner des structures séparant le câblage d’alimentation du câblage de signal au sein du silicium.
Les recherches d’Imec sur l’alimentation par l’arrière décrivent des rails d’alimentation enfouis, l’amincissement des wafers et des connexions traversantes à l’échelle nanométrique. Ces techniques opèrent à l’intérieur ou immédiatement derrière le die.
PowerSiP opère au niveau du boîtier et de la carte. Il place la régulation de tension sous le processeur, mais ne remplace pas le réseau interne de distribution d’alimentation de la puce.
Les deux approches peuvent se compléter. Un VRM vertical peut raccourcir le trajet au niveau de la carte, tandis que les structures arrière améliorent la distribution à travers le processeur lui-même.
Elles peuvent aussi se disputer l’attention des ingénieurs et l’espace physique. Les clients doivent déterminer quelles étapes d’intégration procurent un avantage suffisant pour justifier une complexité de fabrication supplémentaire.
La distribution latérale ne disparaîtra pas immédiatement. Elle reste adaptée lorsque le courant du processeur, la densité de la carte ou les performances transitoires ne justifient pas une intégration verticale.
La pression sera la plus forte pour les accélérateurs d’entraînement haut de gamme et le silicium personnalisé des hyperscalers. Ces produits concentrent un courant énorme dans des systèmes coûteux qui nécessitent déjà des cartes et un refroidissement spécialisés.
Si PowerSiP s’impose dans ce segment, son adoption pourra descendre vers le reste du marché à mesure que la fabrication mûrit. Si les coûts d’intégration restent élevés, la distribution verticale pourrait demeurer réservée aux accélérateurs les plus exigeants.
ASE entre dans une course déjà très encombrée sous le processeur
PowerSiP arrive sur un marché actif où les entreprises de l’alimentation électrique et les spécialistes du packaging convergent vers le même emplacement physique.
Vicor a promu une alimentation verticale à l’aide de modules multiplicateurs de courant placés sous des processeurs à forte intensité. Son architecture répartit la régulation et la transformation entre plusieurs étages afin de raccourcir le dernier trajet à forte intensité.
Empower Semiconductor développe des régulateurs de tension intégrés pour des processeurs de la classe du kilowatt. Ses documents de 2026 décrivent une plateforme évolutive conçue pour fournir plus de 3 000 ampères.
Infineon a présenté des modules multiphases compacts destinés à l’alimentation électrique verticale. Delta Electronics a également collaboré avec Infineon sur des modules pour processeurs de centres de données d’IA.
Monolithic Power Systems propose des étages de puissance à forte intensité compatibles avec des configurations verticales denses. D’autres spécialistes, dont Lotus Microsystems et Amber Semiconductor, proposent des modules minces sous les boîtiers d’accélérateurs.
Ces entreprises ne commercialisent pas toutes la même couche du système. Certaines se concentrent sur les circuits de puissance à semi-conducteurs, tandis qu’ASE se concentre sur les options d’assemblage, d’intégration et de packaging.
Cette distinction crée des opportunités de partenariat. Un module PowerSiP nécessite toujours des contrôleurs adaptés, des étages de puissance, des composants magnétiques, des condensateurs et une conception électrique spécifique au processeur.
Elle crée également une concurrence autour de l’influence architecturale. Le fournisseur qui contrôle le module intégré peut orienter le choix des composants, les procédures de qualification et les coûts de changement pour les clients.
Les entreprises de processeurs progressent depuis une autre direction. La technologie PowerVia d’Intel sépare l’acheminement interne de l’alimentation et des signaux en fournissant l’énergie par l’arrière d’une puce logique.
Les plateformes de packaging avancé intègrent aussi des ponts, des chiplets, des condensateurs et des structures d’alimentation plus près du silicium de calcul. La frontière entre puce, boîtier, carte et régulateur devient de moins en moins nette.
La question pratique n’est pas de savoir quelle entreprise a utilisé en premier le terme « vertical ». Les acheteurs doivent comparer l’efficacité de conversion, les pertes d’acheminement, la réponse transitoire, l’épaisseur, la densité de courant, le refroidissement, la fiabilité et le rendement de fabrication.
Ils ont aussi besoin de conditions de test comparables. Un pourcentage mesuré sur un segment d’acheminement ne peut pas être comparé directement à l’efficacité de bout en bout, de l’entrée du rack jusqu’au processeur.
Cela rend difficile la quantification de l’impact d’ASE PowerSiP à partir des seuls documents publics. La réduction annoncée par la plateforme concerne les pertes d’acheminement parasites, et non la consommation totale d’un workload d’IA.
Une réduction de 50 % dans une petite catégorie de pertes produirait un bénéfice système plus limité. Une réduction similaire dans une catégorie de pertes majeure pourrait modifier sensiblement les besoins en énergie et en refroidissement.
La référence de départ est tout aussi importante. La longueur des pistes, l’épaisseur du cuivre, la tension d’entrée, la tension de sortie, le courant, la fréquence de commutation et la construction de la carte influencent tous le résultat.
La comparaison d’ASE en 2024 fournissait plusieurs chiffres de référence utiles. L’annonce de 2026 ne divulgue pas de configuration de test équivalente pour la configuration étendue.
Les clients évalueront donc PowerSiP à travers des échantillons d’ingénierie, des conceptions de référence et des validations pertinentes pour leurs workloads. Les pourcentages des communiqués de presse ne trancheront pas la décision architecturale.
Ce paysage concurrentiel limite également toute affirmation selon laquelle ASE posséderait la transition. L’extension donne à ASE une position crédible dans le packaging, mais plusieurs fournisseurs ciblent déjà l’alimentation électrique sous les processeurs d’IA.
Son avantage pourrait venir de son échelle de fabrication et de l’étendue de son offre de packaging. Son défi consiste à démontrer que ces capacités se traduisent par des modules qualifiés offrant des bénéfices système reproductibles.
L’affirmation de 50 % laisse des questions critiques sans réponse
L’affirmation d’ASE sur la réduction des pertes est techniquement plausible, mais l’entreprise n’a pas divulgué suffisamment d’éléments pour la considérer comme un gain d’efficacité mesuré en centre de données.
L’expression « 50 % ou plus » apparaît en évidence dans l’annonce et les documents produit d’ASE. Elle fait référence à la réduction des pertes d’acheminement parasites grâce au raccourcissement du trajet de transmission à forte intensité.
Cette affirmation est conforme aux principes électriques fondamentaux. Un trajet plus court et de plus faible résistance devrait gaspiller moins d’énergie lorsqu’il transporte le même courant.
Cependant, les décisions d’ingénierie dépendent autant des valeurs absolues que des pourcentages. Réduire une perte d’acheminement de deux watts à un watt n’a pas la même conséquence que la réduire de 200 watts à 100 watts.
ASE n’a pas publié la perte initiale, le profil de courant, la géométrie de la carte, les conditions ambiantes ou la méthode de mesure pour la plateforme étendue. L’entreprise n’a pas non plus fourni de validation par un laboratoire indépendant.
L’annonce publique ne contient aucune courbe d’efficacité du module. Une telle courbe montrerait l’efficacité du régulateur selon différentes charges et conditions d’entrée.
Aucun graphique de réponse transitoire n’est non plus disponible. Les acheteurs ont besoin de cette information pour évaluer l’affaissement de tension lorsqu’un accélérateur passe rapidement d’un état de workload à un autre.
Les preuves thermiques constituent une autre lacune. Placer des composants d’alimentation sous un processeur concentre la chaleur près de l’une des parties les plus chaudes du serveur.
Le trajet électrique plus court peut réduire la chaleur liée à l’acheminement, mais le régulateur produit toujours de la chaleur pendant la conversion de tension. Les ingénieurs doivent évacuer cette chaleur à travers une carte et un ensemble de refroidissement déjà encombrés.
Les contraintes mécaniques méritent une attention équivalente. Les modules arrière peuvent entrer en concurrence avec les systèmes de montage du processeur, les renforts de carte, l’accès de maintenance et les structures de plaques froides.
Le rendement de fabrication peut influencer le résultat économique. Réunir davantage de composants dans un assemblage compact ne crée de valeur que si les fournisseurs peuvent le tester, le réparer et le produire de manière constante.
Les tests de fiabilité devront couvrir les cycles thermiques, les contraintes à forte intensité, la fatigue des soudures ou interconnexions et de longues périodes de fonctionnement. Les infrastructures d’IA fonctionnent souvent sous une utilisation soutenue qui révèle rapidement les points faibles.
ASE décrit ses technologies d’assemblage comme qualifiées, ce qui soutient la maturité de fabrication. Cela n’établit pas que chaque module PowerSiP spécifique à un client a achevé sa qualification système.
Une autre incertitude concerne la propriété de la conception complète. ASE fournit une boîte à outils, tandis que les clients et les partenaires spécialisés dans les composants d’alimentation doivent choisir la topologie finale et les paramètres de fonctionnement.
Ce modèle offre de la flexibilité, mais rend les affirmations publiées sur la plateforme moins prédictives. Deux implémentations PowerSiP peuvent offrir des résultats différents en matière d’efficacité, de thermique et de fiabilité.
Un article universitaire de juin 2026 sur l’alimentation électrique verticale estimait que les approches existantes restaient sous 70 % d’efficacité de bout en bout dans certaines configurations système. Son architecture proposée atteignait des valeurs modélisées plus élevées selon des hypothèses précisées.
Ces résultats ne constituent pas un test de PowerSiP et ne doivent pas être présentés comme tel. Ils montrent pourquoi les chercheurs évaluent l’ensemble de la chaîne d’alimentation plutôt qu’un seul segment d’acheminement.
Les opérateurs de centres de données devraient appliquer la même discipline. Ils ont besoin de mesures au niveau de l’alimentation murale sous des workloads réels, et non seulement d’une réduction au niveau du boîtier exprimée en pourcentage.
Cela ne rend pas l’affirmation d’ASE dénuée de sens. Les pertes d’acheminement constituent une contrainte réelle, et raccourcir le trajet est une réponse rationnelle.
Cela signifie que cette affirmation doit se situer au début de l’évaluation par le client, et non à la fin. Les éléments manquants détermineront si PowerSiP devient une plateforme généraliste ou une option de packaging spécialisée.
Trois signaux montreront si PowerSiP compte
L’adoption par les clients, des mesures reproductibles et des conceptions de référence concurrentes détermineront si l’extension d’ASE PowerSiP transforme l’infrastructure d’IA.
Le premier signal sera un client ou un programme de processeur identifié. ASE a cité les GPU, les TPU, les ASIC personnalisés et les systèmes de calcul haute performance parmi les applications ciblées.
La divulgation d’une conception d’accélérateur montrerait que PowerSiP a dépassé le stade d’un catalogue d’options de packaging. Elle révélerait aussi la plage de puissance, les contraintes de carte et le calendrier de production d’une implémentation.
Un déploiement chez un hyperscaler renforcerait le dossier d’ASE, car ces opérateurs mesurent le comportement électrique et thermique à l’échelle de leurs flottes. Une évaluation ou un prototype non identifié fournirait des éléments plus faibles.
Le deuxième signal sera un ensemble de données techniques complet. ASE devrait publier la résistance d’acheminement, l’efficacité de conversion, la réponse transitoire, les conditions thermiques, l’épaisseur du module et les résultats de fiabilité.
La comparaison la plus solide utiliserait le même processeur et le même workload avec une alimentation électrique latérale et verticale. Elle séparerait les pertes du régulateur, les pertes d’acheminement, la consommation du processeur et les effets du refroidissement.
Des économies système mesurées clarifieraient l’affirmation de 50 %. Elles montreraient si une baisse des pertes parasites modifie la puissance d’entrée du serveur, la fréquence soutenue, la température du liquide de refroidissement ou la densité du rack.
Le troisième signal concerne la réponse des fournisseurs concurrents. De nouveaux modules d’Infineon, Delta, MPS, Vicor, Empower et de concurrents du packaging établiront des références pratiques.
Un ensemble commun de conceptions de référence aiderait les acheteurs à comparer les architectures. Il révélerait aussi si les clients privilégient une boîte à outils de composants ouverte ou un module propriétaire étroitement intégré.
L’adoption par les concurrents renforcerait la thèse sous-jacente d’ASE selon laquelle l’alimentation latérale a atteint ses limites. Des produits concurrents supérieurs pourraient néanmoins affaiblir la position individuelle de PowerSiP sur le marché.
Il faut également surveiller l’interaction avec les feuilles de route des processeurs. Une puissance d’accélérateur plus élevée et des transitions de courant plus rapides favorisent des trajets plus courts, tandis que les améliorations d’efficacité architecturale peuvent réduire la pression.
Les changements d’alimentation au niveau des installations ne supprimeront pas le problème de l’étage final. Des tensions de rack plus élevées réduisent le courant dans la distribution en amont, mais les processeurs nécessitent toujours des alimentations inférieures à un volt près de leurs cœurs de calcul.
L’IEA a indiqué que la demande mondiale d’électricité des centres de données avait augmenté de 17 % en 2025. Elle a également indiqué que les dépenses de cinq grandes entreprises technologiques avaient dépassé 400 milliards de dollars cette année-là.
Cet investissement crée une forte incitation à extraire une capacité de calcul utile de chaque watt. Il ne garantit toutefois pas l’adoption d’une plateforme de packaging particulière.
Pour les acheteurs d’infrastructure, l’action immédiate est simple. Demandez aux fournisseurs de définir le périmètre de chaque pourcentage d’efficacité et de fournir la référence d’origine.
Exigez des watts absolus en parallèle des réductions relatives. Demandez des résultats pour les charges typiques et de pointe, et pas seulement pour le point de fonctionnement produisant le meilleur chiffre.
Les équipes d’ingénierie devraient aussi évaluer tôt la maintenabilité et le refroidissement. Les gains électriques peuvent disparaître si un module complique la conception thermique, la réparation ou le rendement de production.
L’extension d’ASE PowerSiP identifie un véritable goulot d’étranglement au dernier stade de l’alimentation électrique de l’IA. Elle montre aussi que le packaging avancé devient lui-même une composante de l’architecture d’alimentation.
La prochaine question n’est pas de savoir si des trajets plus courts réduisent la résistance. Elle est de savoir si ASE peut transformer ce principe en économies reproductibles dans des systèmes expédiés.
Les acheteurs devraient surveiller un déploiement identifié, des mesures système comparables et des volumes de production qualifiés. Tant que ces signaux n’apparaîtront pas, PowerSiP restera une architecture crédible dont le bénéfice au niveau du système n’est pas vérifié.
