L’alimentation des puces d’IA d’Intel s’intègre au cœur du silicium alors que la puissance des baies atteint ses limites

Intel Foundry a présenté une stratégie d’alimentation électrique à plusieurs niveaux, alors que les boîtiers d’accélérateurs d’IA modernes entrent dans la plage de plusieurs kiloampères. L’entreprise estime que les câblages, condensateurs et régulateurs de carte mère classiques ne peuvent plus soutenir une densité de calcul accrue par de simples améliorations progressives.

Le nouveau livre blanc sur l’alimentation électrique relie plusieurs technologies habituellement examinées séparément. Elles comprennent l’alimentation par la face arrière PowerVia, les condensateurs intégrés, les ponts avancés entre chiplets et les régulateurs de tension intégrés.

Cette combinaison est importante, car le défi énergétique s’étend désormais de la distribution dans le centre de données jusqu’aux transistors individuels. NVIDIA, Google et Microsoft promeuvent une distribution en courant continu de 800 volts à l’échelle des installations. Intel se concentre sur les dernières étapes, où des milliers d’ampères doivent atteindre une logique densément intégrée sans pertes ni variations de tension inacceptables.

Le conflit ne se résume plus à la performance face à la consommation électrique. Les concepteurs de puces doivent déterminer où s’effectue la conversion de tension, comment l’alimentation atteint chaque die et comment la charge stockée réagit aux brusques variations de charge de travail.

Intel ne prétend pas qu’une architecture unique résout tous les cas. Sa position est plus lourde de conséquences : l’alimentation électrique des centres de données d’IA est devenue un problème de conception couvrant l’ensemble de la pile, chaque couche influençant la suivante.

L’alimentation de l’IA d’Intel est désormais un problème de pile complète

L’argument central d’Intel est que l’alimentation électrique est devenue une limite directe à la performance exploitable des accélérateurs.

Un accélérateur d’IA fonctionne à faible tension de cœur tout en consommant une puissance considérable. Puisque la puissance électrique est égale à la tension multipliée par le courant, une tension plus faible exige un courant plus élevé pour une même puissance délivrée.

Intel indique que les boîtiers d’accélérateurs actuels nécessitent déjà plusieurs kiloampères. Ce courant doit traverser une zone restreinte occupée par les dies de calcul, la mémoire à haute bande passante, les interconnexions, les composants de refroidissement et les connexions du boîtier.

Le défi s’intensifie lors de changements rapides de charge de travail. De vastes zones d’un accélérateur peuvent passer d’une activité limitée à un calcul intensif en quelques cycles d’horloge. Cette transition crée un transitoire de courant, ce qui signifie que la charge demande presque instantanément bien davantage de courant.

Un réseau d’alimentation ne peut pas répondre sans résistance ni délai. La chute de tension qui en résulte réduit la tension disponible pour les transistors au moment précis où l’activité augmente. Les concepteurs compensent au moyen de marges de sécurité, qui apportent une tension supplémentaire pour garantir la fiabilité, mais consomment davantage d’énergie.

Intel illustre cette pression à l’aide d’un modèle comparant des processeurs de 1 kilowatt et de 5 kilowatts. Dans son exemple de 1 kilowatt, le système exige 1 252 watts à l’entrée du régulateur de la carte mère.

Dans l’exemple de 5 kilowatts, la puissance d’entrée nécessaire atteint 8 301 watts. Intel attribue l’écart croissant aux pertes du régulateur, aux pertes résistives et à la puissance réservée pour se prémunir contre les chutes de tension.

Ces chiffres représentent l’analyse modélisée d’Intel, et non des mesures issues d’un accélérateur commercial divulgué. Ils montrent toutefois pourquoi l’efficacité peut se dégrader à mesure que le courant augmente. Les pertes dues à la résistance augmentent avec le carré du courant ; accroître le courant entraîne donc une pénalité disproportionnée.

La complexité des boîtiers ajoute une autre contrainte. Un accélérateur moderne peut combiner des tuiles de calcul, des dies d’entrée-sortie, de la mémoire à haute bande passante et des ponts en silicium. Chaque composant peut présenter des besoins en tension et un comportement transitoire différents.

L’alimentation doit atteindre ces composants via des substrats, des microbilles, des ponts et des vias traversant le silicium. Un via traversant le silicium, ou TSV, est une connexion électrique verticale qui traverse le silicium.

Les architectures traditionnelles par la face avant mettent également les fils de signal et les rails d’alimentation en concurrence pour l’espace de routage. Des couches de câblage supplémentaires peuvent réduire l’encombrement, mais elles peuvent aussi allonger le trajet entre la source d’alimentation et les circuits actifs.

Ce trajet plus long accroît la résistance. Il augmente aussi la tension perdue avant que l’électricité n’atteigne les transistors.

Le problème dépasse le boîtier. Intel estime que les baies traditionnelles supportaient couramment environ 10 à 20 kilowatts et reposaient principalement sur le refroidissement par air. Les baies d’IA modernes dépassent déjà 100 kilowatts et nécessitent souvent un refroidissement liquide.

Les feuilles de route du secteur envisagent désormais une consommation par baie approchant un mégawatt plus tard dans la décennie. Une baie de ce niveau ne peut pas se contenter d’ajouter davantage de câbles, de régulateurs et d’équipements de refroidissement conventionnels.

Une puissance plus élevée par baie réduit l’espace disponible pour ces systèmes de soutien. Elle rend également les petites pertes d’efficacité plus coûteuses, car chaque watt gaspillé devient de la chaleur qu’il faut évacuer.

Il en résulte une chaîne de dépendances. La tension des installations influence la distribution dans les baies. La distribution dans les baies influence la conception des cartes. La tension de la carte influence l’emplacement des régulateurs, tandis que cet emplacement affecte le routage et le refroidissement du boîtier.

L’alimentation de l’IA d’Intel ne peut donc pas être évaluée comme une fonctionnalité de composant isolée. Sa valeur dépend de la capacité de ces couches à fonctionner comme un réseau coordonné.

PowerVia sépare les fils d’alimentation du trafic de signaux

PowerVia modifie le trajet physique jusqu’à la couche des transistors en déplaçant le câblage d’alimentation principal derrière le silicium.

Les puces conventionnelles acheminent à la fois les signaux et l’alimentation à travers des couches métalliques situées au-dessus de leurs transistors. À mesure que les conceptions gagnent en densité, les deux réseaux se disputent un espace de routage toujours plus limité.

PowerVia, l’architecture d’alimentation par la face arrière d’Intel, donne à l’alimentation un trajet distinct. Elle place le câblage d’alimentation et les connexions de forte section à l’arrière du die, tout en préservant les couches de la face avant pour les signaux.

L’architecture ne fait pas que libérer le routage. Elle raccourcit le trajet résistif entre les connexions d’alimentation externes et les circuits actifs. Cela peut réduire la chute IR, c’est-à-dire la tension perdue lorsque le courant traverse une résistance.

Intel a introduit PowerVia avec son procédé de fabrication Intel 18A. L’entreprise affirme que cette technologie améliore le routage des signaux, l’utilisation des cellules standard et la stabilité de la tension sous des charges exigeantes.

Un document Intel 18A affirme que PowerVia peut apporter jusqu’à 10 % d’utilisation supplémentaire des cellules. Il revendique également jusqu’à 4 % de gain de performances à puissance constante.

Ces chiffres dépendent de la conception et de la configuration. Ils ne doivent pas être interprétés comme des améliorations automatiques pour chaque processeur construit avec Intel 18A.

L’alimentation par la face arrière modifie également les exigences thermiques, de test et de fabrication. L’arrière du die n’est plus seulement une surface structurelle ou un trajet simple vers le système de refroidissement.

Les connexions d’alimentation doivent coexister avec l’évacuation de la chaleur et les structures d’encapsulation avancées. Les ingénieurs doivent aussi employer des méthodes différentes pour inspecter et déboguer les circuits lorsque l’alimentation arrive par dessous.

Intel a traité certains de ces enjeux au moyen de puces de test avant d’intégrer PowerVia à sa feuille de route de production. Les produits des clients restent toutefois la preuve la plus importante, car les conceptions commerciales introduisent des systèmes plus vastes et des charges de travail variées.

La prochaine itération d’Intel relève les enjeux. Intel 18A-P ajoute Power Boost, une architecture à double contact reliant les contacts de la face avant et de la face arrière. Intel fait état d’une fréquence supérieure de plus de 10 % à capacité égale pour cette approche.

Intel 14A doit introduire PowerDirect, la deuxième génération de sa technologie face arrière. Intel affirme que PowerDirect visera de nouvelles améliorations de surface et d’alimentation électrique.

Ces évolutions placent Intel dans une compétition industrielle plus large. TSMC et Samsung développent eux aussi des technologies d’alimentation par la face arrière, bien que leurs implémentations et leurs calendriers de production diffèrent.

La concurrence pertinente ne porte pas uniquement sur la fonderie qui introduira en premier le câblage par la face arrière. Les clients compareront le rendement, la complexité de conception, le comportement thermique, les outils disponibles et les bénéfices dans des produits complets.

Cela accroît la pression sur les fournisseurs d’automatisation de la conception électronique. Leurs logiciels doivent comprendre la connectivité face arrière, les contraintes de placement, le routage d’horloge, les interactions thermiques et le comportement des nouveaux réseaux d’alimentation.

Cela modifie également la planification de la conception. L’alimentation ne peut plus attendre que la plupart des décisions logiques et physiques soient prises. Les architectes doivent envisager les chemins d’alimentation en même temps que les chiplets, la mémoire, le refroidissement et les interfaces de signal.

Pour les entreprises d’accélérateurs d’IA, l’intérêt est évident. Libérer les ressources de la face avant peut prendre en charge une plus grande bande passante de signal tout en raccourcissant le trajet emprunté par les courants élevés.

Toutefois, PowerVia ne traite que le chemin permanent qui transporte l’électricité. Il ne fournit pas la charge stockée localement nécessaire lorsqu’un accélérateur change brutalement d’activité.

Cette exigence place les condensateurs au cœur de la stratégie d’Intel.

Les condensateurs intégrés deviennent une partie de l’architecture du boîtier

Intel répartit les condensateurs sur le die et dans le boîtier, car aucune couche de stockage unique ne peut couvrir toutes les échelles de temps transitoires.

Un condensateur de découplage stocke une petite quantité de charge électrique près d’un circuit. Il libère cette charge lorsque la demande augmente plus rapidement que le réseau d’alimentation global ne peut réagir.

Les systèmes traditionnels placent les condensateurs sur la carte mère et le boîtier. Les boîtiers d’accélérateurs modernes laissent moins de place à ces composants, car les dies de calcul et la mémoire occupent une grande partie de la surface supérieure.

La face inférieure est également encombrée. Les connexions à réseau de billes doivent transporter le courant ainsi que les signaux d’entrée-sortie entre le boîtier et sa carte.

La distance compte lors d’un transitoire rapide. Un condensateur situé plus loin de la charge doit fournir l’énergie par un trajet plus long, plus résistif et plus inductif.

La première réponse d’Intel est Omni MIM, un condensateur métal-isolant-métal intégré au die. Contrairement aux anciens modèles planaires, Omni MIM étend les structures de condensateur verticalement à travers des tranchées.

Cette structure tridimensionnelle accroît la densité de capacité sans consommer la même quantité de surface horizontale de silicium. Son positionnement près des circuits actifs l’aide à répondre aux variations de puissance à haute fréquence.

La capacité intégrée au die reste toutefois limitée. Sa charge stockée doit finalement être reconstituée à partir d’un condensateur plus grand situé à un autre niveau.

Intel développe donc eMIM-T, qui place plusieurs couches de condensateurs MIM dans les couches d’accumulation du boîtier. Cette approche maintient une capacité supplémentaire près de la charge sans occuper de surface active du die.

Une autre technologie, appelée condensateur à tranchées profondes intégré, se situe dans le cœur du boîtier. Intel la décrit comme une étape complémentaire pour le découplage à basse et moyenne fréquence.

Ces couches forment une hiérarchie de réponse. Les condensateurs intégrés au die traitent les variations les plus rapides. Les condensateurs du boîtier apportent davantage d’énergie stockée, tandis que les systèmes de carte et de baie prennent en charge les événements plus longs.

Intel a aussi fait état de progrès distincts sur de nouveaux matériaux pour condensateurs. Ses chercheurs ont démontré une densité de capacité intrinsèque atteignant 98 femtofarads par micromètre carré dans certains matériaux.

L’entreprise a comparé ce chiffre aux 37 femtofarads par micromètre carré d’un matériau utilisé dans la technologie alors actuelle. Intel a également rapporté un comportement stable pendant plus de 400 000 secondes lors d’essais à température élevée.

Ces expériences ne garantissent pas une adoption immédiate en fabrication. L’uniformité du dépôt, l’intégration multicouche, les fuites, la fiabilité et le coût de production déterminent encore si un matériau atteindra les produits des clients.

Les ponts de chiplets créent un autre problème d’alimentation. L’Embedded Multi-die Interconnect Bridge d’Intel, ou EMIB, relie des dies voisins au moyen d’un petit pont de silicium.

Les implémentations traditionnelles acheminent l’alimentation autour de ce pont. À mesure que la densité de courant augmente, ce détour peut ajouter de la résistance et concentrer le courant aux connexions de bord.

La conception EMIB-T plus récente d’Intel ajoute des TSV à travers le pont, offrant à l’alimentation un chemin vertical plus direct. Elle intègre également des condensateurs MIM locaux afin de réduire le bruit sur les rails d’entrée-sortie à haute vitesse.

Intel indique qu’EMIB-T peut doubler la bande passante et réduire le bruit d’alimentation de 50 % par rapport à son architecture précédente. Ces affirmations proviennent de travaux techniques soutenus par Intel et nécessitent une validation dans des systèmes de production.

La cible est particulièrement pertinente pour HBM4 et les interfaces mémoire ultérieures. La mémoire à large bande passante associe des liaisons de données étendues à des tolérances de tension strictes, ce qui la rend sensible au bruit d’alimentation.

C’est ici que la fourniture d’énergie et le déplacement des données deviennent indissociables. Ajouter davantage de bande passante mémoire peut accroître la demande en courant et consommer l’espace de routage nécessaire au réseau d’alimentation.

Un pont amélioré doit donc acheminer simultanément les signaux et le courant. Optimiser uniquement le chemin de données risque de créer une contrainte d’alimentation qui empêche l’interface d’atteindre les performances visées.

Les condensateurs intégrés impliquent aussi des compromis. Ils ajoutent des étapes de fabrication et occupent du volume dans le boîtier. Des défaillances peuvent affecter un assemblage coûteux contenant plusieurs dies de grande valeur.

Les concepteurs doivent modéliser les interactions entre comportement électrique, contraintes mécaniques, chaleur et couverture de test. Un condensateur performant isolément doit encore survivre à l’assemblage du boîtier et à de longs cycles de fonctionnement.

L’approche par portefeuille d’Intel reconnaît ces contraintes. Elle propose plusieurs emplacements pour les condensateurs plutôt que de présenter une technologie comme une réponse universelle.

La question restante est de savoir comment réduire dès le départ le courant traversant le boîtier. La réponse d’Intel consiste à rapprocher beaucoup plus la conversion de tension de la charge de calcul.

La technologie Intel IVR rapproche la conversion de la charge

La régulation de tension intégrée échange une intégration complexe au niveau du boîtier contre des chemins d’alimentation plus courts et une réponse plus rapide.

Un régulateur de tension conventionnel sur carte mère convertit une tension de distribution, souvent d’environ 12 volts, en la tension bien plus basse requise par un processeur. Le courant qui en résulte traverse ensuite la carte et le boîtier.

Ce modèle devient inefficace lorsque le courant des accélérateurs atteint plusieurs kiloampères. Les longs chemins à basse tension subissent des pertes résistives, tandis que leur inductance ralentit la réponse aux demandes soudaines.

Un régulateur de tension intégré, ou IVR, place la conversion sur le processeur, dans le boîtier ou directement sous la charge. Il transporte l’énergie à une tension plus élevée avant de la convertir localement.

Une tension plus élevée permet de transporter la même puissance avec un courant plus faible. La conversion locale crée ensuite la basse tension requise par les transistors uniquement à proximité de son point d’utilisation.

Intel travaille sur les IVR depuis plus d’une décennie. Son premier régulateur de tension entièrement intégré associait commutateurs, logique de contrôle et condensateurs de sortie sur le die du processeur.

Cette conception utilisait des inducteurs à noyau d’air dans le boîtier pour stocker l’énergie. Avec l’augmentation de la densité de courant, ces inducteurs nécessitaient des empreintes plus petites, ce qui pouvait réduire leur qualité et l’efficacité de conversion.

Intel a ensuite introduit CoaxMIL, un inducteur magnétique compact déployé pour la première fois avec les processeurs Xeon Scalable de quatrième génération. Les familles Xeon suivantes ont utilisé des versions plus récentes.

L’entreprise affirme que la conception magnétique améliore la densité de courant et l’efficacité de conversion. Les configurations couplées peuvent également améliorer la réponse transitoire tout en utilisant moins de surface dans le boîtier.

Son option plus ambitieuse retire les inducteurs du convertisseur local. Intel appelle cette conception C2VR, abréviation de continuous capacitive voltage regulator.

C2VR utilise des condensateurs MIM à haute densité pour convertir une entrée allant jusqu’à 2,4 volts en tensions typiques de cœur de processeur. Intel affirme que cette conception peut dépasser 90 % d’efficacité et fournir 10 ampères par millimètre carré.

Les travaux de recherche cités sur C2VR faisaient état d’une efficacité maximale de 92 % et de 12,7 watts par millimètre carré. Comme pour tout résultat de convertisseur, la charge de travail, le rapport de tension, les conditions thermiques et l’implémentation influencent les performances réelles.

Un régulateur capacitif peut modifier rapidement le courant de sortie, car il ne dépend pas d’un grand composant magnétique de stockage d’énergie. Cette caractéristique aide à limiter l’affaissement de tension lors de variations soudaines du courant.

Intel indique que C2VR peut évoluer vers des charges de plusieurs kiloampères. Il peut être placé du côté du die, sous le boîtier, à l’intérieur des couches du boîtier ou dans un base die.

L’étape la plus simple consiste à placer un IVR sur la face inférieure du boîtier. Cet emplacement raccourcit le trajet par rapport à un régulateur de carte mère et évite certaines difficultés liées à l’intégration sur die.

Cependant, cela crée un autre conflit. Le régulateur et ses besoins de refroidissement consomment une surface inférieure qui pourrait autrement accueillir des connexions du boîtier.

Un nombre plus faible de connexions disponibles peut augmenter la résistance le long du chemin d’entrée du convertisseur. Cette perte peut annuler une partie de l’avantage obtenu en plaçant la conversion près de la charge.

Le concept plus intégré d’Intel positionne C2VR directement sous le die de calcul. L’alimentation entre via des TSV arrière, atteint le régulateur, puis circule verticalement dans le processeur.

Intel affirme que le régulateur capacitif peut être aminci à moins de 100 micromètres tout en restant fonctionnel. Son profil le rend adapté à l’intégration dans les couches du boîtier ou dans des base dies empilés.

C’est l’expression la plus claire de la stratégie d’Intel en matière de fourniture d’énergie pour l’IA. Le câblage arrière fait passer l’alimentation à travers le silicium, les condensateurs intégrés la stabilisent et un régulateur local la convertit près de la charge.

Le mécanisme promet des chemins électriques plus courts et une meilleure réponse transitoire. Il crée également une chaleur concentrée et un problème de fabrication étroitement couplé sous un processeur déjà chaud.

Un régulateur défaillant pourrait affecter l’ensemble du boîtier plutôt qu’un composant de carte mère remplaçable. Les tests, la réparation, la gestion thermique et le rendement deviennent donc des éléments essentiels du calcul économique.

Intel présente C2VR comme une architecture évolutive, mais l’article n’identifie aucun accélérateur d’IA commercial qui l’utilise à pleine échelle de plusieurs kiloampères. Cette distinction compte lors de l’évaluation de son niveau de préparation.

Le secteur repense les deux extrémités de la chaîne d’alimentation

Les travaux d’Intel au niveau du boîtier complètent la transition vers une tension plus élevée dans les installations, mais les deux évolutions doivent se rejoindre sur des interfaces compatibles.

Google, Microsoft et NVIDIA travaillent, via l’Open Compute Project, à établir des exigences communes pour une distribution en courant continu de 800 volts. L’effort cible le transport d’énergie entre les équipements d’installation et les racks de calcul à haute densité.

Une tension plus élevée réduit le courant nécessaire pour fournir une quantité donnée de puissance. Elle peut réduire la taille des conducteurs, l’utilisation de cuivre, les pertes de distribution et la charge physique du câblage.

Le cadre OCP décrit deux voies de déploiement. Les installations existantes peuvent utiliser des racks d’alimentation latéraux qui convertissent le courant alternatif de 480 volts en courant continu à proximité des racks de calcul.

Les futures installations pourraient convertir directement le courant alternatif moyenne tension en courant continu de 800 volts. Cette conception élimine des étapes de conversion intermédiaires et peut intégrer plus directement des batteries ou des micro-réseaux DC.

L’organisation indique que plus de 80 partenaires développent une infrastructure compatible. Les participants comprennent des fournisseurs de convertisseurs, de barres omnibus, de connecteurs, de systèmes de protection et d’équipements au niveau des racks.

Ces travaux n’éliminent pas la conversion à plus basse tension à l’intérieur du rack. Un cœur d’accélérateur fonctionne toujours bien en dessous de 800 volts, de sorte que plusieurs étapes de conversion subsistent entre la distribution de l’installation et les transistors.

Intel se concentre principalement sur la dernière portion de cette chaîne. PowerVia, les condensateurs de boîtier, EMIB-T et les IVR traitent la distance entre les entrées du boîtier et la logique active.

L’architecture d’installation de NVIDIA et la stratégie de boîtier d’Intel ne sont donc pas des alternatives directes. Elles résolvent différentes sections d’un même problème de bout en bout.

La tension concurrentielle apparaît dans le contrôle des interfaces. Les fournisseurs d’accélérateurs peuvent spécifier l’architecture des racks, tandis que les fonderies et les fournisseurs de packaging définissent les options à l’intérieur du boîtier.

Des fournisseurs de semiconducteurs de puissance tels que Texas Instruments, Infineon et STMicroelectronics prennent en charge les étapes de conversion entre ces couches. Les fabricants d’équipements contribuent avec des disjoncteurs, des redresseurs, des canalisations électriques et des systèmes de refroidissement.

Une analyse de Texas Instruments estime qu’un rack d’un mégawatt utilisant une distribution de 48 volts nécessiterait près de 450 livres de cuivre pour contenir les pertes de distribution.

TI indique également que les processeurs actuels peuvent nécessiter plus de 1 000 ampères. L’entreprise travaille avec NVIDIA sur la distribution de 800 volts et l’alimentation multiphase des processeurs de nouvelle génération.

Les estimations de cabinets de conseil montrent pourquoi le secteur évolue maintenant. Une évaluation de centres de données situe les besoins des racks d’IA émergents entre 200 et 600 kilowatts.

La même analyse prévoit que certains besoins de racks approcheront un mégawatt plus tard dans la décennie. Les systèmes traditionnels à basse tension n’ont pas été conçus pour cette combinaison de densité et de demande continue.

Les normes restent une contrainte importante. Le courant continu haute tension exige des dispositifs de protection, une isolation des défauts, des connecteurs, une surveillance et des procédures d’exploitation adaptés au comportement du DC.

Contrairement au courant alternatif, le courant continu ne passe pas par zéro à chaque cycle. L’interruption d’un défaut DC peut donc nécessiter des équipements spécialisés afin d’arrêter un arc électrique soutenu.

Les participants à l’OCP adaptent des pratiques issues des véhicules électriques et des systèmes industriels. Toutefois, les centres de données ont des exigences de disponibilité, des modèles de service et des configurations physiques différents.

Le déploiement variera également selon les installations. Un nouveau campus d’IA peut être conçu autour d’une distribution DC, tandis qu’un site existant peut ne pas disposer de la capacité électrique ou de l’espace entre les rangées nécessaires à des changements étendus.

Cette diversité justifie le refus d’Intel de prescrire une architecture d’alimentation unique. Différents accélérateurs et installations combineront différemment niveaux de tension, régulateurs, condensateurs et méthodes de refroidissement.

Le risque est la fragmentation. Des interfaces personnalisées peuvent ralentir les fournisseurs, compliquer la certification et empêcher les équipements de servir plusieurs clients.

L’opportunité réside dans la coordination. Des interfaces de rack communes peuvent offrir aux fabricants de composants une cible stable, tandis que les technologies de fonderie peuvent optimiser le chemin final vers chaque puce.

Ce qui doit être démontré ensuite

Les preuves décisives viendront de systèmes complets, et non d’affirmations isolées sur l’efficacité ou de démonstrations de procédés.

Le premier signal sera l’utilisation commerciale du portefeuille d’Intel au niveau du boîtier. Les clients ont besoin de produits divulgués combinant alimentation arrière, condensateurs avancés, ponts de chiplets et régulation près de la charge sous des charges de travail d’IA soutenues.

PowerVia est déjà entré en production via Intel 18A, mais l’adoption par les clients et le comportement des systèmes comptent davantage que la seule disponibilité du procédé. Le rendement, la fréquence, la stabilité de tension et les performances thermiques doivent se maintenir à l’échelle des volumes de production.

Le deuxième signal est l’intégration du régulateur. Intel a publié des mesures convaincantes de C2VR, notamment une efficacité supérieure à 90 % et une densité de courant élevée.

L’épreuve plus difficile est un boîtier à l’échelle d’un accélérateur. Les ingénieurs ont besoin de preuves couvrant le fonctionnement à plusieurs kiloampères, les transitoires de charge, la chaleur, le vieillissement, les variations de fabrication et les interactions avec la fourniture d’énergie arrière.

Le comportement en cas de défaillance mérite également une attention particulière. Un régulateur étroitement intégré doit protéger les coûteux dies de calcul et de mémoire sans qu’une panne locale n’entraîne la perte du package.

Le troisième signal concerne les progrès de l’interopérabilité à 800 volts. Les spécifications de l’OCP nécessitent des produits compatibles de plusieurs fournisseurs, suivis de déploiements qui fonctionnent en toute sécurité au-delà des démonstrations.

Ces déploiements devraient révéler si les réductions promises des pertes de conversion et de cuivre se traduisent par une meilleure économie des installations. Ils mettront également en lumière les exigences de maintenance et de formation.

Le propre document d’Intel contient d’importantes réserves. Il indique qu’il n’existe pas de solution universelle et souligne les limites électriques, thermiques et mécaniques des IVR côté landside.

Le document précise également que les feuilles de route et les projections de performances restent incertaines. La plupart des avantages rapportés varient selon la charge de travail, la configuration et l’implémentation.

Cette retenue est justifiée. Intégrer davantage de fonctions d’alimentation dans le silicium et les packages avancés peut améliorer le comportement électrique tout en augmentant le coût d’intégration et en concentrant les risques.

Les équipes d’architecture devront évaluer l’ensemble du parcours, du raccordement au réseau électrique jusqu’au transistor. Optimiser une étape de conversion peut simplement déplacer la chaleur, la résistance ou la complexité ailleurs.

Elles doivent également tenir compte du comportement des charges de travail. L’entraînement, l’inférence, le réseau et les tâches intensives en mémoire génèrent des profils de courant différents, même lorsque leur puissance moyenne semble comparable.

Pour les développeurs et les acheteurs en entreprise, les conséquences se font sentir indirectement. Une meilleure alimentation électrique peut accroître l’utilisation soutenue des accélérateurs et réduire l’infrastructure requise pour chaque unité de calcul utile.

Elle peut également influencer la disponibilité du matériel. Les systèmes exigeant des installations spécialisées, des interfaces propriétaires ou un refroidissement complexe peuvent atteindre moins de clients que ne le laissent entendre leurs résultats de référence.

Les équipes qui comparent les infrastructures d’IA devraient donc s’intéresser aux performances soutenues, et pas uniquement au débit de pointe. Elles devraient examiner les exigences des racks, le refroidissement, l’architecture de tension et les contraintes de déploiement.

Les organisations techniques peuvent conserver ces évaluations dans une base de connaissances d’ingénierie consultable. Les spécifications d’alimentation couvrent désormais les documents de processeurs, les conceptions de racks, les plans d’installations et les travaux de normalisation.

Le changement plus large est déjà visible. Les performances de l’IA ne dépendent plus uniquement des transistors, de la bande passante mémoire ou de la vitesse d’interconnexion.

La distribution d’alimentation détermine quelle quantité de ce silicium peut fonctionner de manière fiable simultanément. La proposition d’Intel rapproche le routage de l’alimentation, la charge stockée et la conversion de tension du calcul qu’ils prennent en charge.

Les un à trois prochains mois devraient clarifier trois points : l’adoption par des clients nommés, la validation du C2VR intégré au package et le matériel interopérable à 800 volts. Des progrès sur ces trois fronts renforceraient l’argument d’Intel en faveur d’une pile complète.

L’absence de preuves à l’un quelconque de ces niveaux révélerait le risque central. Un composant efficace ne crée pas un centre de données d’IA efficace à moins que toute la chaîne ne fonctionne ensemble.

Alors que la distribution d’alimentation pour l’IA d’Intel s’intègre plus profondément au package, les acheteurs devraient poser une question pratique : le système complet peut-il maintenir sa capacité de calcul annoncée sans déplacer les pertes ailleurs ?