Marvell Structera X CXL 3.2 étend la mémoire pour l’IA, mais la capacité ne fait pas tout

Marvell a présenté deux contrôleurs Structera X CXL 3.2 dotés de six canaux mémoire, d’une connectivité à quatre hôtes et d’une capacité maximale de 9 To de mémoire physique. Le lancement de Marvell Structera X CXL 3.2 cible une contrainte croissante de l’inférence : les accélérateurs ne peuvent traiter des tokens que s’ils disposent d’une mémoire exploitable suffisante autour d’eux.

Le Structera X 3406 prend en charge la DDR4, tandis que le Structera X 3506 prend en charge la DDR5. Tous deux se connectent via PCIe 6.0 et devraient être échantillonnés au cours du premier trimestre 2027. Marvell affirme que ces produits peuvent améliorer le délai d’obtention du premier token et étendre les longueurs de contexte prises en charge par rapport à sa génération précédente.

Cette comparaison ne couvre toutefois que le volet matériel. Astera Labs, Montage Technology, Meta et d’autres fournisseurs font également progresser les conceptions de mémoire CXL. La compétition évolue : il ne s’agit plus seulement de savoir qui peut rattacher le plus de mémoire, mais qui peut transformer une capacité partagée plus lente en performances applicatives prévisibles.

Marvell Structera X CXL 3.2 ajoute six canaux mémoire

Marvell accroît la capacité, la bande passante hôte et le débit de compression au sein d’une même génération de contrôleurs.

Le lancement de Structera X couvre deux extensions mémoire de deuxième génération. Une extension mémoire est un contrôleur qui permet à un processeur d’accéder à de la mémoire supplémentaire via une interconnexion externe plutôt que par ses canaux mémoire natifs.

Le Structera X 3406 fournit six canaux DDR4 et prend en charge trois DIMM par canal. Un DIMM est le module amovible qui contient les puces DRAM dans un serveur. Avec 18 emplacements RDIMM, Marvell affirme qu’un contrôleur peut prendre en charge jusqu’à 9 To de DDR4.

Le Structera X 3506 associe six canaux DDR5 à deux DIMM par canal. Ses 12 emplacements RDIMM prennent en charge jusqu’à 6 To de DDR5, selon Marvell. Ces limites différentes reflètent les configurations des contrôleurs et les technologies mémoire, et non l’idée que la DDR4 serait intrinsèquement plus capable.

Les deux produits passent de CXL 2.0 sur PCIe 5.0 à CXL 3.2 sur PCIe 6.0. CXL, ou Compute Express Link, est une interconnexion cohérente qui permet aux processeurs d’accéder aux périphériques et à la mémoire connectés avec une sémantique de chargement et de stockage.

La nouvelle liaison prend en charge jusqu’à 256 Go par seconde de bande passante hôte agrégée sur une connexion PCIe 6.0 x16. Cela représente le double des 128 Go par seconde annoncés pour la génération précédente de Marvell. Les contrôleurs peuvent également répartir la connectivité entre jusqu’à quatre hôtes, permettant à plusieurs systèmes d’accéder à la capacité située derrière un même périphérique.

Le nombre de canaux est important, car un contrôleur doit disposer d’une bande passante backend suffisante pour alimenter la liaison hôte plus rapide. Marvell a fait passer le nombre de canaux mémoire de quatre à six, soit une hausse de 50 %. L’entreprise conserve un procédé de fabrication en 5 nanomètres pour les deux contrôleurs.

Marvell a également porté le débit de compression et de décompression LZ4 en ligne à 250 Go par seconde. LZ4 est un format de compression à faible latence qui sacrifie une partie de la densité de compression au profit de la vitesse. Le nouveau débit est cinq fois supérieur au niveau annoncé pour la génération précédente.

Selon Marvell, la compression peut fournir deux à trois fois la capacité effective disponible à partir de la DRAM installée. Ce résultat dépend des données, car les pages déjà compressées ou irrégulières ne se réduiront pas comme les pages répétitives.

L’annonce introduit aussi des fonctions étendues de sécurité et de fiabilité. Marvell cite Caliptra 2.0, le chiffrement mémoire AES-256, CXL Integrity and Data Encryption et la cryptographie post-quantique parmi les protections prises en charge. Son système de fiabilité StructGuard ajoute une correction d’erreurs destinée à protéger contre les défaillances de composants DRAM.

Ces évolutions font de ce lancement davantage qu’une simple mise à jour de normes. Le contrôleur doit alimenter six canaux mémoire, traiter la compression à un débit proche de celui de la liaison, protéger les données et coordonner l’accès de plusieurs hôtes. Chaque fonction ajoutée crée également un domaine supplémentaire que les opérateurs doivent valider avant le déploiement.

Marvell prévoit de présenter les appareils au OCP Global Summit 2026. Toutefois, l’échantillonnage n’est pas attendu avant le début de 2027. L’annonce décrit donc un composant à venir, et non du matériel que la plupart des clients peuvent acheter et déployer aujourd’hui.

Pourquoi l’inférence IA nécessite plus que la mémoire des accélérateurs

La cible immédiate n’est pas uniquement le stockage du modèle, mais l’état de travail croissant créé par l’inférence simultanée et à contexte long.

Lors de l’inférence, un transformeur stocke des tenseurs de clés et de valeurs générés à partir de tokens précédemment traités. Ce cache KV évite au système de recalculer le même état d’attention à chaque étape de décodage.

La demande en cache KV augmente avec la longueur du contexte, la taille des lots, la structure du modèle et le nombre de requêtes actives. Les prompts plus longs consomment donc de la mémoire avant même que le modèle ne génère une seule réponse. Les flux de travail d’agents ajoutent une pression supplémentaire, car ils conservent des historiques, utilisent des outils, récupèrent des documents et servent de nombreuses sessions.

La mémoire à haute bande passante, ou HBM, demeure l’emplacement privilégié pour les données auxquelles un accélérateur doit accéder immédiatement. Sa bande passante est bien supérieure à celle de la DRAM serveur ordinaire ou de la mémoire connectée via CXL. Pourtant, la capacité HBM est limitée, physiquement proche du processeur et difficile à étendre après le déploiement.

Les opérateurs peuvent réagir en réduisant la taille des lots, en raccourcissant les contextes, en recalculant l’état évincé ou en déplaçant les données moins sollicitées ailleurs. Chaque choix peut réduire l’utilisation ou accroître la latence. La mémoire supplémentaire devient précieuse lorsqu’elle permet à des accélérateurs coûteux de continuer à travailler sur les tokens au lieu d’attendre les données.

Marvell positionne Structera X comme un niveau supplémentaire pour cet état. Le contrôleur ne transforme pas la DDR4 ou la DDR5 en HBM. Il crée un pool plus vaste dans lequel certaines données peuvent rester adressables à l’octet et plus proches que dans un stockage conventionnel.

L’entreprise affirme que les nouveaux contrôleurs offrent un délai jusqu’au premier token 40 à 50 % plus rapide pour une longueur de contexte équivalente. Le délai jusqu’au premier token mesure le temps écoulé entre l’envoi d’un prompt et la réception du premier token généré.

Marvell affirme également prendre en charge des fenêtres de contexte jusqu’à deux fois plus longues à latence équivalente. Pour les modèles de recommandation par apprentissage profond, l’entreprise annonce jusqu’à deux fois plus de requêtes par seconde et deux à trois fois la capacité effective des tables d’embeddings.

Ces chiffres sont des affirmations du fournisseur fondées sur des configurations non précisées dans l’annonce publique. Marvell n’a pas publié suffisamment de détails sur les charges de travail, les logiciels, les processeurs ou les références pour permettre aux lecteurs de les reproduire. Ils doivent être considérés comme des objectifs produits jusqu’à l’apparition de tests indépendants sur des systèmes.

La demande sous-jacente reste néanmoins crédible. Des travaux de recherche sur le pooling mémoire CXL identifient un déficit de capacité lorsque les prompts longs et l’inférence mutualisée dépassent la HBM disponible. L’analyse compare le pooling CXL au recalcul et au déchargement vers la DDR conventionnelle, plutôt que de présenter la mémoire supplémentaire comme un accélérateur universel.

Cette distinction est importante. Un niveau mémoire plus vaste peut éviter les défaillances liées à la capacité et réduire les recalculs inutiles. Il ne peut pas éliminer l’écart de bande passante entre la HBM et la DRAM externe.

La politique de placement devient ainsi centrale pour les performances. Les pages fréquemment consultées doivent rester dans la mémoire la plus rapide, tandis que les pages moins sollicitées peuvent être déplacées vers le niveau CXL. Si le logiciel les classe mal, un serveur peut gagner des téraoctets de capacité tout en perdant en vitesse applicative.

Le même problème apparaît au-delà des modèles de langage. Les systèmes de recommandation maintiennent de grandes tables d’embeddings dont les entrées connaissent des niveaux de trafic inégaux. Les bases de données et les moteurs d’analyse séparent également les ensembles de travail actifs de la capacité moins sollicitée. Structera X cible ces charges de travail limitées par la mémoire, en plus du service des LLM.

Le lancement reflète donc une évolution plus large de l’infrastructure IA. Les accélérateurs restent les moteurs de calcul visibles, mais la capacité mémoire et les déplacements de données déterminent de plus en plus la quantité de travail utile accomplie par ces moteurs.

Six canaux accentuent la pression sur les concurrents à quatre canaux

L’avantage matériel le plus clair de Marvell est la densité par contrôleur, tandis que les concurrents conservent d’autres atouts en matière de préparation au déploiement et d’architecture.

Astera Labs répertorie déjà des produits CXL 3.2 dans sa famille Leo. Ses contrôleurs Leo 2 prennent en charge quatre canaux de DDR4 ou DDR5, la connectivité PCIe 6.0 et l’extension mémoire. La série P prend également en charge le pooling et le partage.

La carte d’extension A2000 d’Astera fournit huit emplacements DDR5 RDIMM ou 12 emplacements DDR4. Son architecture offre aux intégrateurs de systèmes une option de carte complète plutôt qu’un simple composant de contrôleur. La conception annoncée à six canaux de Marvell prend en charge 50 % de canaux backend supplémentaires par contrôleur.

Cette différence peut réduire le nombre de contrôleurs nécessaire pour une quantité donnée de DRAM connectée. Moins de contrôleurs peuvent simplifier la conception des cartes et potentiellement réduire la consommation électrique, l’espace requis et le coût. Les bénéfices réels au niveau du système dépendront du packaging, de la gestion thermique, de la vitesse mémoire, de la topologie et de la qualification.

Montage Technology constitue un autre point de comparaison. En juillet 2026, l’entreprise a annoncé une production d’essai d’un contrôleur CXL 3.2 doté de deux canaux DDR5, de débits atteignant 8 000 MT par seconde et d’une prise en charge de PCIe 6.x.

Montage a déclaré que son contrôleur avait été intégré à des produits de nouvelle génération de Samsung et SK hynix, avec une validation initiale terminée. L’entreprise a également évoqué un alignement avec les plateformes Intel Xeon et AMD EPYC. Ces déclarations sur l’écosystème sont importantes, car l’interopérabilité peut déterminer si un nouveau périphérique mémoire passe de la démonstration à la production.

Marvell dispose de ses propres bases de déploiement. L’entreprise indique que ses contrôleurs Structera X 2404 et 2504 de première génération sont déjà livrés à des clients hyperscale. La nouvelle génération utilise la pile logicielle et les intégrations d’écosystème existantes, ce qui pourrait raccourcir la qualification.

Les appareils de première génération fournissent quatre canaux mémoire et une connectivité CXL 2.0. Le 2404 orienté DDR4 accepte trois DIMM par canal, tandis que le 2504 orienté DDR5 en prend en charge deux. Leurs spécifications produit incluent également la compression en ligne, le chiffrement et jusqu’à 200 Go par seconde de bande passante mémoire.

Les hyperscalers peuvent aussi concevoir des périphériques sur mesure plutôt que d’acheter du silicium commercial. Le projet Vistara de Meta, par exemple, connecte de la mémoire DDR4 récupérée à des serveurs construits autour de processeurs plus récents. Cette approche permet à un opérateur d’optimiser le matériel et les logiciels pour son parc, mais la puce qui en résulte n’est pas accessible aux clients ordinaires des centres de données.

Marvell concurrence à la fois des contrôleurs commerciaux et des alternatives conçues par des hyperscalers. Son architecture à six canaux offre aux fabricants de systèmes une option généraliste plus dense. Une conception sur mesure peut encore l’emporter lorsque l’échelle du parc justifie une optimisation plus poussée.

La compétition principale est donc architecturale : maximiser la mémoire derrière chaque contrôleur ou privilégier la maturité de la plateforme environnante. Marvell met en avant dans sa comparaison publique six canaux, la prise en charge de quatre hôtes et la compression. Les concurrents peuvent répondre par des cartes disponibles, des plateformes validées, des logiciels ou des conceptions moins complexes.

Aucune preuve publique n’établit encore un vainqueur universel. Les produits de Marvell n’ont pas atteint leur fenêtre d’échantillonnage annoncée, tandis que les périphériques CXL 3.2 concurrents se trouvent à différents stades de commercialisation. Les acheteurs compareront des systèmes complets, et non des spécifications de contrôleurs isolées.

La compression rend la capacité élastique, mais pas gratuite

Structera X peut exposer beaucoup plus de mémoire effective, mais le bénéfice varie selon la compressibilité des données et les comportements d’accès.

La promesse d’une capacité effective deux à trois fois supérieure provient du traitement du contenu mémoire par le moteur LZ4 du contrôleur. Si une page est compressée à la moitié de sa taille d’origine, la même DRAM physique peut contenir environ deux fois plus de données logiques, avant prise en compte des métadonnées et des coûts de fonctionnement.

Ce mécanisme peut être utile pour les embeddings clairsemés, les valeurs répétées et d’autres structures compressibles. Son apport sera moindre lorsque les pages contiennent des données chiffrées, déjà compressées ou très irrégulières. Le ratio utile peut également évoluer au cours de la vie d’une charge de travail.

La compression ajoute du travail à chaque accès concerné. La réponse de Marvell consiste en un débit supérieur du moteur, qui, selon l’entreprise, peut suivre le rythme de l’interface PCIe 6.0. Pourtant, le débit seul ne décrit ni la latence de queue, ni la contention, ni le comportement lorsque les taux de compression varient d’une page à l’autre.

Le contrôleur doit également maintenir les correspondances entre les adresses logiques et les emplacements physiques compressés. La correction d’erreurs et le chiffrement s’exécutent parallèlement à cette correspondance. L’accès multi-hôte ajoute une couche de coordination supplémentaire lorsque plusieurs systèmes partagent la capacité.

Ces fonctions expliquent l’importance du chiffre de 250 Go par seconde pour la compression. Un moteur plus lent pourrait devenir un goulet d’étranglement même si le lien hôte et les canaux DRAM disposent de bande passante inutilisée. L’alignement des débits de pointe ne garantit pas que les charges mixtes obtiendront le même résultat.

La conception à quatre hôtes de Marvell fait de l’utilisation une autre composante de l’argumentaire. La mémoire inactive derrière un serveur ne peut normalement pas aider un autre serveur confronté à un pic temporaire. La capacité CXL partagée permet aux opérateurs d’allouer un pool entre les hôtes plutôt que de surprovisionner chaque machine pour son pire scénario.

Cet avantage dépend de l’orchestration. Le logiciel doit décider quel hôte reçoit de la capacité, comment les pages sont déplacées et ce qui se passe lors de pannes ou d’évolutions de la demande. Le matériel peut exposer une mémoire partagée sans savoir quelle application doit l’utiliser.

CXL 3.2 apporte des améliorations en matière de gestion, de fiabilité et de sécurité aux principales capacités de fabric introduites avec CXL 3.0. PCIe 6.0 double le débit de signalisation par voie par rapport à la base PCIe 5.0 utilisée par CXL 2.0. Il adopte également une modulation d’amplitude d’impulsion à quatre niveaux et des unités de contrôle de flux de taille fixe.

Ces changements augmentent la bande passante du lien, mais ne rendent pas la mémoire attachée identique à la DRAM locale. Les requêtes transitent toujours par un contrôleur et un lien externe. La compression, le chiffrement, le partage et la commutation peuvent ajouter du travail supplémentaire au chemin.

La conception de Marvell doit donc être comprise comme une infrastructure de capacité soutenue par de la bande passante, et non comme un remplacement de chaque accès à la mémoire locale. Le modèle de déploiement le plus solide conserve les données sensibles à la latence près du calcul et place les données moins sollicitées dans le niveau étendu.

Pour l’inférence, cela pourrait signifier conserver les données d’attention actives dans la HBM tout en déplaçant les blocs de KV-cache réutilisables ou moins urgents vers la DRAM attachée via CXL. Pour les recommandations, les embeddings fréquemment demandés pourraient rester locaux tandis que la longue traîne occupe la capacité étendue.

Le succès dépend de la capacité de l’application à exposer suffisamment de localité. Les charges de travail présentant des régions chaudes et froides clairement identifiables peuvent bénéficier de la hiérarchisation. Celles qui accèdent uniformément à un vaste jeu de données ressentiront plus souvent le niveau plus lent.

La même prudence s’applique aux affirmations sur la longueur de contexte. Prendre en charge deux fois plus de contexte à une latence donnée n’est utile que si l’ensemble du service respecte ses objectifs de réponse. Un maximum plus élevé n’augmente pas automatiquement le débit sous un trafic de production concurrent.

La hiérarchisation logicielle est le test le plus difficile

La principale incertitude est de savoir si les systèmes réels peuvent placer les données suffisamment efficacement pour transformer la capacité supplémentaire en performances d’inférence constantes.

La mémoire CXL introduit des caractéristiques d’accès non uniformes. La DRAM locale, la HBM des accélérateurs, la DRAM attachée et le stockage offrent chacun des capacités, une bande passante et une latence différentes. Les applications ont besoin de politiques qui comprennent ces différences.

Les systèmes d’exploitation exposent déjà une partie de la mémoire CXL sous la forme d’un nœud NUMA distinct. NUMA, ou accès mémoire non uniforme, décrit un système dans lequel le temps d’accès dépend de l’emplacement de la mémoire. Le placement de base peut éloigner les pages les moins sollicitées de la DRAM locale, mais les charges de travail changeantes compliquent cette décision.

Une page qui était peu sollicitée il y a quelques secondes peut devenir importante après une nouvelle requête ou une tendance de recommandation. La rapatrier consomme de la bande passante et du temps. Des déplacements excessifs peuvent effacer le bénéfice d’un niveau de capacité plus grand.

Des recherches récentes illustrent le problème. Le projet xTier utilise l’apprentissage automatique dans le noyau pour classer les pages et ajuster l’échantillonnage à mesure que les phases de charge évoluent. Ses auteurs ont évalué six charges de travail limitées par la mémoire selon plusieurs ratios entre mémoire locale et mémoire CXL.

À des ratios de 1:15 ou plus, xTier a été le plus rapide dans 14 des 18 configurations rapportées. Il a également déplacé moins de pages que les systèmes de comparaison en moyenne. Ces résultats suggèrent qu’une hiérarchisation plus intelligente peut rendre la capacité CXL plus pratique, tout en confirmant que le placement demeure un problème de recherche actif.

Une autre étude de 2026 sur des machines virtuelles cloud a rapporté d’importants écarts de performances entre la mémoire CXL distante et la mémoire locale. Les auteurs ont lié ces différences à la variabilité des charges de travail et à la complexité de la pile logicielle. De telles conclusions n’invalident pas CXL, mais elles remettent en question toute hypothèse selon laquelle la capacité attachée se comporte uniformément.

Des chercheurs de Microsoft ont étudié les premiers déploiements cloud sous un angle différent. Leur étude sur le déploiement de CXL affirme que les composants internes des CPU et de la DRAM peuvent dominer certaines latences et variabilités, plutôt que le protocole seul. Cela rend la mesure de bout en bout plus importante que l’attribution de la faute à un seul lien.

Ces perspectives peuvent coexister. La surcharge du protocole CXL n’est qu’une partie du chemin, mais le niveau complet se comporte néanmoins différemment de la mémoire locale. Les opérateurs doivent tester conjointement processeurs, firmware, contrôleurs, DIMM, noyaux, allocateurs et applications.

Les affirmations publiques de Marvell en matière de performances manquent actuellement de ce niveau de détail. L’entreprise n’identifie pas les modèles exacts, les distributions de prompts, la concurrence, les processeurs hôtes ni les politiques de placement mémoire à l’origine des gains rapportés. Elle ne publie pas non plus la consommation électrique des nouveaux contrôleurs.

L’énergie est pertinente, car la compression, le chiffrement, six canaux mémoire et la signalisation PCIe 6.0 consomment tous de l’énergie. Une conception qui accroît l’utilisation des accélérateurs pourrait néanmoins améliorer l’efficacité globale du système. Les acheteurs ont besoin de mesures à l’échelle de la plateforme pour effectuer ce calcul.

La fiabilité exige une attention similaire. Le partage de mémoire entre quatre hôtes peut améliorer l’utilisation, mais il élargit également l’impact des pannes de contrôleur ou de firmware. StructGuard et les fonctions de fiabilité CXL répondent à une partie de ce risque, même si des preuves en production restent nécessaires.

Les affirmations de sécurité méritent également une interprétation prudente. AES-256 et le chiffrement de liaison CXL protègent les données dans des emplacements spécifiques et sur des chemins de transit précis. La cryptographie post-quantique peut sécuriser certains échanges, mais ces fonctions ne sécurisent pas automatiquement une application et n’éliminent pas les risques liés à la gestion des clés.

La date d’échantillonnage crée une dernière incertitude. Marvell a annoncé des spécifications en octobre 2026, avec des échantillons attendus début 2027. Le comportement du silicium, la disponibilité des cartes, la prise en charge par les plateformes et le calendrier de production peuvent évoluer avant un déploiement général.

Pour les acheteurs de centres de données, la bonne question n’est pas de savoir si six canaux surpassent quatre sur une fiche technique. Elle est de savoir si un serveur qualifié maintient de meilleures performances de niveau de service dans des conditions représentatives de trafic, de pression mémoire et de panne.

Trois signaux indiqueront si Structera X peut passer à l’échelle

La validation des plateformes, des résultats indépendants sur les charges de travail et l’adoption en production détermineront si l’avantage de densité de Marvell devient une position durable sur le marché.

Le premier signal est l’échantillonnage dans les délais au premier trimestre 2027. Marvell doit fournir des échantillons fonctionnels de Structera X 3406 et 3506 avec les capacités annoncées de PCIe 6.0, CXL 3.2, compression, sécurité et quatre hôtes.

L’échantillonnage seul ne prouvera pas l’état de préparation pour la production. Il établira si les clients peuvent commencer leur qualification selon le calendrier prévu. Des retards donneraient à Astera Labs, Montage Technology et aux projets personnalisés des hyperscalers davantage de temps pour avancer.

Le deuxième signal concerne la validation des plateformes et de la mémoire nommées. Les acheteurs devraient surveiller la compatibilité confirmée avec des générations précises d’Intel Xeon et d’AMD EPYC, des fournisseurs DDR4 et DDR5, des fabricants de serveurs et des versions de systèmes d’exploitation.

CXL dépend de la coopération de toute cette pile. Un contrôleur peut respecter la spécification tout en rencontrant des problèmes de firmware, de BIOS, de remontée d’erreurs ou de gestion mémoire dans un système complet. Des résultats publics d’interopérabilité renforceraient l’affirmation de Marvell selon laquelle sa base logicielle Structera existante peut accélérer l’adoption.

Ces tests doivent inclure tous les modes de fonctionnement annoncés. La configuration à quatre hôtes, le moteur de compression, les fonctions de chiffrement et les populations DIMM maximales créent des conditions de trafic et thermiques différentes. Une validation à capacité réduite révélerait moins qu’un test des déploiements prévus.

Le troisième signal est une mesure indépendante de l’inférence IA. Les évaluateurs et les clients ont besoin de résultats concernant le délai avant le premier token, le débit de tokens en sortie, la latence de queue, l’utilisation des accélérateurs, la consommation mémoire et la reprise après panne.

Ces tests devraient comparer plusieurs configurations. Parmi les références utiles figurent le fonctionnement HBM uniquement, le déport conventionnel vers la mémoire hôte, la première génération de Structera X, des contrôleurs CXL concurrents et des niveaux de cache reposant sur le stockage. Chaque comparaison devrait utiliser les mêmes modèles et distributions de trafic.

Les résultats de compression nécessitent également une publication spécifique à la charge de travail. Une affirmation de capacité multipliée par deux à trois n’est significative que lorsque les lecteurs savent quelles pages ont été compressées, à quelle fréquence elles ont changé et comment la décompression a affecté la latence. Un trafic applicatif mixte offrira un meilleur test qu’un seul jeu de données favorable.

Les preuves provenant de services réels compteront le plus. Un déploiement chez un hyperscaler avec un trafic soutenu montrerait que le contrôleur de Marvell peut aller au-delà des démonstrations et des échantillons d’ingénierie. L’adoption par les fabricants de serveurs élargirait le marché adressable au-delà des installations sur mesure.

Le lancement de Marvell Structera X CXL 3.2 avance une affirmation matérielle claire : six canaux mémoire peuvent attacher davantage de capacité derrière chaque contrôleur, tandis que PCIe 6.0 fournit la bande passante hôte correspondante. Il place également la compression, le partage, la sécurité et la fiabilité dans le même appareil.

La question non résolue se situe au-dessus du silicium. Le logiciel peut-il décider de manière constante quelles données doivent résider en HBM, en DRAM locale, en mémoire CXL ou en stockage sans ajouter une latence inacceptable ? Cette décision déterminera si des téraoctets supplémentaires augmentent le débit d’inférence utile ou s’ils ne font qu’étendre un niveau sous-utilisé.

Les développeurs et acheteurs d’infrastructure devraient demander aux fournisseurs des preuves au niveau du système complet plutôt que des chiffres de pointe du contrôleur. Suivez la disponibilité des échantillons, la qualification des plateformes et les benchmarks d’inférence reproductibles au cours des prochains mois. Si ces trois signaux s’alignent, la mémoire CXL à six canaux ressemblera moins à une capacité facultative et davantage à une composante pratique de la pile de service IA.