Les doutes d’OpenAI sur le remplacement de la HBM par CXL révèlent le véritable compromis de la mémoire pour l’IA

OpenAI aurait rejeté la thèse du remplacement de la HBM par CXL, malgré une pression croissante pour réduire le coût et la rareté de la mémoire à haute bande passante. Un chercheur d’OpenAI spécialisé dans les accélérateurs a déclaré ne pas avoir trouvé de cas d’usage CXL convaincant pour l’exécution de modèles d’IA. De son côté, un dirigeant d’Intel chargé de l’architecture a soutenu que CXL fonctionne mieux comme complément de stockage que comme substitut à la HBM.

Ces commentaires remettent en question une idée séduisante pour les acheteurs d’infrastructures IA. Compute Express Link, ou CXL, permet aux processeurs d’accéder à de la mémoire supplémentaire via une interconnexion cohérente. Il promet une capacité accrue, des pools partagés et une allocation des ressources plus flexible. Toutefois, cette flexibilité n’élimine pas les exigences de bande passante liées à l’exécution active des modèles.

L’enjeu de fond n’est pas que CXL a échoué. C’est que CXL et HBM résolvent des aspects différents du problème de mémoire. La HBM maintient les données fréquemment consultées près d’un accélérateur, avec une bande passante très élevée. CXL peut accroître la capacité et déplacer les données moins actives vers un niveau moins coûteux.

Cette distinction pousse les fournisseurs de mémoire, les concepteurs d’accélérateurs et les opérateurs cloud à bâtir des hiérarchies plus intelligentes. Le débat central ne porte donc pas sur CXL contre HBM comme s’il s’agissait de produits interchangeables. Il oppose les économies d’un remplacement aux exigences physiques liées au déplacement suffisamment rapide des données pour maintenir les coûteux processeurs d’IA en activité.

Les affirmations sur le remplacement de la HBM par CXL chez OpenAI se heurtent à un test de bande passante

Les commentaires rapportés d’OpenAI et d’Intel restreignent le rôle de CXL sans rendre la technologie inutile.

Ces remarques ont été formulées lors d’un panel de l’AI Infrastructure Summit, le 16 septembre 2026 à Santa Clara, en Californie. Financial News a rapporté que Daniel Morris, chercheur chez OpenAI travaillant sur la conception d’accélérateurs, avait mis en doute l’utilité de CXL pour l’exécution effective des modèles.

« Du point de vue de l’exécution réelle des modèles d’IA, je ne trouve aucune utilité à CXL », aurait déclaré Morris. Il a identifié un rôle possible : stocker des informations inactives auxquelles les grands modèles accèdent rarement.

Vidhya Thyagarajan, responsable de l’architecture system-on-chip chez Intel, aurait établi une distinction similaire. Le regroupement de mémoire via CXL peut être utile, a-t-elle indiqué, mais il ne remplace pas la HBM. Elle a présenté CXL comme un complément au stockage secondaire.

La partie la plus importante de la position rapportée d’Intel concernait le déplacement des données. Selon la couverture du panel, traduite en anglais, les informations transitant entre un GPU et de la mémoire connectée par CXL ne sont « en aucun cas aussi rapides que la HBM ».

Ces commentaires exigent une attribution prudente. Ils ont été rapportés par des publications coréennes et résumés par TrendForce, plutôt que publiés comme des déclarations officielles d’OpenAI ou d’Intel. L’article disponible en anglais de Financial News précise également qu’il s’agit d’une traduction assistée par IA.

Aucune des deux entreprises n’a publié de benchmark accompagnant ces propos. OpenAI n’a pas rendu public de document technique démontrant que CXL ne dispose d’aucune charge de travail utile pour l’exécution de modèles. Intel demeure également un acteur majeur de l’écosystème CXL au sens large.

Ces commentaires restent importants, car ils proviennent de spécialistes responsables de l’architecture des accélérateurs et des systèmes. Leur distinction reflète une contrainte fondamentale. Capacité et bande passante sont liées, mais elles ne sont pas substituables.

La HBM place de la DRAM empilée près d’un processeur au moyen d’une interface large. Cette conception permet le déplacement continu de données nécessaire aux accélérateurs fortement parallèles. CXL relie mémoire et périphériques via des liens fondés sur la technologie PCI Express, en privilégiant l’accès cohérent et la composabilité.

CXL peut rendre visible pour les processeurs un pool de mémoire plus vaste. Il ne peut pas automatiquement faire en sorte que chaque octet de ce pool se comporte comme de la HBM locale. La distance, la largeur des liens, la commutation, la surcharge des protocoles et la contention influencent toujours les performances effectives.

C’est la tension créée par les remarques rapportées. Le secteur souhaite échapper au coût élevé de la HBM, mais les charges de travail qui génèrent cette demande restent sensibles au débit de mémoire.

L’argument du remplacement de la HBM par CXL échoue donc lorsqu’il suppose des performances égales pour des emplacements mémoire inégaux. Un argument plus crédible commence par déterminer quelles données doivent rester proches et lesquelles peuvent être éloignées.

Pourquoi les accélérateurs d’IA dépendent toujours de la HBM

La HBM reste difficile à remplacer, car les processeurs d’IA ont besoin d’un accès rapide et répété à de vastes ensembles de données de travail.

Les accélérateurs modernes effectuent de nombreuses opérations mathématiques en parallèle. Ces unités de calcul ont besoin d’un flux constant de poids de modèles, d’activations et d’autres données intermédiaires. Si la mémoire ne peut pas fournir ces informations assez rapidement, certaines parties du processeur attendent au lieu de calculer.

Cette situation est couramment appelée pression sur la bande passante mémoire. Ajouter davantage d’unités arithmétiques ne la résout pas. Le système doit fournir une bande passante utilisable suffisante pour garder ces unités occupées.

L’entraînement impose un trafic particulièrement exigeant à la mémoire. De grands groupes d’accélérateurs échangent à répétition des paramètres et des résultats intermédiaires. La proximité physique et la large interface de la HBM la rendent adaptée à ce déplacement soutenu.

L’inférence présente des schémas différents, mais elle n’a pas rendu la bande passante sans importance. Un modèle déployé doit toujours accéder à ses poids. La génération de chaque token peut nécessiter la lecture de quantités importantes de données de modèle, en particulier lors du traitement de petits lots de requêtes.

Les charges de travail à contexte long et agentiques créent un autre problème de mémoire. Elles accumulent des caches clé-valeur, qui préservent les informations d’attention issues des tokens précédents. Ces caches peuvent devenir suffisamment volumineux pour mettre sous tension la capacité disponible à côté d’un accélérateur.

CXL répond plus naturellement à cette pression de capacité qu’à l’exigence de bande passante. Il peut exposer de la mémoire supplémentaire et prendre en charge le partage entre hôtes ou périphériques. Toutefois, déplacer un cache activement utilisé via un lien plus étroit peut créer un nouveau goulot d’étranglement.

La présentation officielle de CXL décrit trois protocoles associés. CXL.io gère la découverte et l’administration des périphériques. CXL.cache prend en charge l’accès cohérent à la mémoire du processeur. CXL.mem permet à un hôte d’accéder à la mémoire rattachée à un périphérique CXL.

Ces capacités prennent en charge l’extension, le regroupement et le partage de mémoire. Elles peuvent réduire la capacité inutilisée, lorsqu’un serveur manque de mémoire tandis qu’un autre dispose de ressources non employées. Elles peuvent aussi aider les opérateurs à configurer l’infrastructure selon l’évolution des besoins des charges de travail.

Cette flexibilité opérationnelle est précieuse. Elle répond toutefois à une question différente de celle posée par la HBM. CXL demande comment davantage de mémoire peut devenir accessible. La HBM demande comment suffisamment de données peuvent atteindre un processeur chaque seconde.

CXL 4.0 améliore la réponse. La spécification double la vitesse de signalisation, de 64 à 128 gigatransferts par seconde, et introduit des ports regroupés. Ce regroupement peut combiner des ports de périphériques afin d’augmenter la bande passante de connexion.

Le CXL Consortium affirme également que la nouvelle norme n’ajoute aucune latence de protocole tout en augmentant la vitesse de signalisation. Cette affirmation ne signifie pas que la mémoire CXL distante présente les mêmes caractéristiques de bout en bout que la HBM placée près d’un accélérateur.

Les performances réelles incluent le périphérique de mémoire, les contrôleurs, les commutateurs, la topologie, le placement logiciel et le schéma d’accès de la charge de travail. Une norme plus rapide peut améliorer le lien sans effacer toutes les différences au sein du système.

La spécification CXL 4.0 atténue donc une critique sans effacer la distinction architecturale. La bande passante de CXL progresse, tandis que la HBM continue d’occuper le niveau de performances le plus élevé.

Cela explique pourquoi le scepticisme rapporté d’OpenAI importe. OpenAI conçoit une infrastructure destinée à des charges de travail où l’utilisation des accélérateurs affecte directement la capacité de service et l’efficacité opérationnelle. Un déplacement lent des données devient coûteux lorsqu’il laisse des processeurs avancés inactifs.

La position rapportée d’Intel a une autre portée. Intel a contribué à établir CXL et continue de soutenir des produits et démonstrations autour de la norme. L’évaluation restrictive d’une architecte d’Intel ne constitue donc pas un rejet de CXL lui-même.

Elle suggère plutôt que même un important promoteur de CXL voit des limites au récit du remplacement. Intel peut soutenir la mémoire CXL tout en reconnaissant que la mémoire locale à haute bande passante remplit une autre fonction.

Le véritable débat oppose le remplacement à la hiérarchisation

CXL devient plus convaincant lorsqu’il est traité comme un autre niveau de mémoire, et non comme une HBM plus lente.

Une architecture hiérarchisée place les données en fonction de leur fréquence d’accès et de leurs exigences de performance. Les informations fréquemment utilisées restent dans une mémoire rapide et rare. Les informations moins actives sont déplacées vers une capacité plus vaste et moins coûteuse.

Les processeurs s’appuient sur ce principe depuis des décennies. Registres, caches, mémoire principale et stockage équilibrent vitesse et capacité. Les systèmes d’IA étendent désormais cette hiérarchie aux accélérateurs, à la mémoire hôte, à la mémoire partagée et au stockage flash.

Le récit du remplacement réduit ces niveaux à une comparaison trompeuse. Il demande si CXL peut supprimer la HBM d’un serveur IA. La question plus utile consiste à déterminer quelles données doivent rester en HBM à chaque étape d’une charge de travail.

La position rapportée d’OpenAI laisse de la place au stockage de données froides. Les informations dont un modèle a rarement besoin ne justifient pas toujours leur présence dans une HBM rare. CXL pourrait maintenir ces informations accessibles sans les placer sur un stockage à semi-conducteurs.

Le défi réside dans la prédiction. Un système doit savoir quelles informations deviendront actives avant qu’un accélérateur ne les demande. Un transfert tardif peut bloquer la génération et effacer l’avantage économique lié à l’emploi d’un niveau moins coûteux.

C’est là que les logiciels conscients des charges de travail deviennent essentiels. Le placement des données, le préchargement, l’éviction du cache et l’ordonnancement déterminent si CXL étend la capacité utile ou ajoute simplement de la latence.

Des chercheurs de SK hynix ont présenté une tentative concrète en juin 2026. Leur architecture Inference Tiered Memory Expansion place une mémoire hybride CXL entre la mémoire hôte et le stockage flash.

Cette conception cible l’infrastructure de contexte partagé pour l’inférence à contexte long. Elle utilise des modules mémoire CXL de qualité production, des disques à semi-conducteurs PCIe Gen5 et un prototype FPGA. Les chercheurs se sont concentrés sur les poids des modèles et les caches de préfixes présentant des schémas d’accès prévisibles.

Leur recherche ITME a rapporté jusqu’à 35,7 % d’amélioration du débit par rapport à l’externalisation conventionnelle vers le CPU. Le système utilisait la mémoire CXL comme couche intermédiaire adressable par octet et déplaçait de manière proactive les informations depuis le stockage.

Ce résultat ne contredit pas les doutes rapportés d’OpenAI sur le remplacement de la HBM par CXL. ITME ne présente pas CXL comme un remplacement direct de la HBM locale. Il attribue à CXL un rôle distinct entre une mémoire plus rapide et un stockage plus lent.

L’expérience cible également une capacité dépassant les limites de la mémoire hôte. Sa valeur provient de l’évitement d’accès plus lents au stockage et de la simplification de l’extension distante, et non de l’égalisation de la bande passante de la HBM pendant chaque opération du modèle.

Cette différence est importante pour interpréter les affirmations des fournisseurs. Un benchmark peut montrer que CXL améliore un système par rapport à une référence fondée sur SSD. Il ne montre pas nécessairement que CXL égale une configuration reposant uniquement sur HBM.

CXL peut fournir des gains mesurables lorsque la comparaison reflète le niveau auquel il est destiné. Des chercheurs utilisant des modules Micron CXL avec des processeurs Intel Xeon 6 ont rapporté un autre exemple en 2024.

Leur configuration associait huit périphériques CXL à douze canaux DDR5. Le logiciel entrelaçait les pages entre les deux types de mémoire. Les chercheurs ont rapporté une bande passante en lecture seule supérieure de 24 % et une bande passante mixte en lecture-écriture jusqu’à 39 % plus élevée.

Dans les charges de travail testées de calcul haute performance et d’IA, l’amélioration moyenne géométrique des performances était de 24 %. Là encore, le résultat mesurait CXL comme un ajout à un système de mémoire CPU, et non comme un remplacement de la HBM pour les GPU.

Ces études étayent une proposition CXL plus ciblée, mais concrète. CXL peut augmenter la capacité, améliorer la bande passante mémoire globale du CPU et réduire la dépendance à un stockage plus lent. Il peut également prendre en charge des couches de contexte partagées lorsque les schémas d’accès permettent le préchargement.

Aucun de ces avantages n’exige que CXL surpasse la HBM. Ils exigent que les architectes système l’intègrent là où la latence et la bande passante restent acceptables.

Samsung et SK Hynix sous pression des deux côtés

Les fournisseurs de mémoire doivent protéger les marges de la HBM tout en prouvant que les produits CXL apportent de la valeur aux côtés de leur mémoire phare.

Samsung Electronics et SK hynix occupent des positions solides dans la chaîne d’approvisionnement de la HBM. La demande continue en accélérateurs donne aux deux entreprises une raison d’investir dans des générations de HBM plus rapides et de plus grande capacité.

Les commentaires rapportés d’OpenAI et d’Intel renforcent ce marché. Si CXL ne peut pas prendre en charge la mémoire active des modèles, les fournisseurs d’accélérateurs continueront de dépendre de la HBM pour les données critiques pour les performances.

Toutefois, un rôle stable de la HBM ne signifie pas un marché immobile. L’inférence IA crée une demande pour des systèmes de mémoire plus variés. La capacité, la latence, l’énergie, la bande passante et le coût diffèrent selon l’entraînement, l’inférence interactive, le traitement par lots et le stockage de contexte.

Samsung et SK hynix ont donc intérêt à vendre des produits à plusieurs niveaux. Ils peuvent fournir de la HBM près des accélérateurs tout en développant des modules de mémoire CXL destinés à l’extension et au partage.

Cette stratégie les protège également si les dépenses d’infrastructure évoluent. Les clients cherchant à réduire leurs coûts pourraient diminuer la quantité de HBM par système sans pour autant la supprimer. Les fournisseurs de mémoire peuvent toujours participer via de la DRAM connectée par CXL et d’autres niveaux.

La recherche ITME illustre cette possibilité. SK hynix n’a pas présenté la mémoire hybride CXL comme un substitut direct à la HBM. Son architecture ajoutait une couche supplémentaire dans une hiérarchie réunissant HBM, DDR, mémoire CXL et SSD.

Cette approche transforme une concurrence apparente en élargissement de portefeuille. Davantage de niveaux créent davantage de décisions de placement, mais aussi des produits et des exigences logicielles supplémentaires.

Les fournisseurs de cloud font face à une pression connexe. Les accélérateurs riches en HBM n’ont de valeur que si les clients les utilisent efficacement. La capacité réservée, la mémoire inactive et les configurations surdimensionnées peuvent augmenter le coût effectif de l’inférence.

Le regroupement CXL offre une manière possible d’allouer une partie de la mémoire avec davantage de flexibilité. Un pool partagé peut réduire la capacité inutilisée lorsque les charges de travail ont des pics différents. Le bénéfice dépend de la topologie, de l’isolation, du support logiciel et d’une qualité de service prévisible.

Les concepteurs d’accélérateurs font face au compromis le plus difficile. Ils doivent décider quelle quantité de mémoire locale intégrer à chaque puce. Trop peu de mémoire limite les modèles et le contexte. Trop de mémoire augmente la complexité du boîtier et mobilise une capacité rare, même lorsque les charges de travail ne l’utilisent pas.

Une conception à niveaux crédible pourrait permettre aux fabricants d’accélérateurs de réserver la HBM aux données actives et de déplacer les informations moins sollicitées ailleurs. Cependant, le matériel doit offrir une bande passante de liaison suffisante, et le logiciel doit déplacer les données avant qu’elles ne deviennent urgentes.

Nvidia, AMD, Google, Intel et les équipes d’accélérateurs sur mesure explorent tous différents équilibres entre mémoire locale, réseau et systèmes distribués. Leurs architectures ne devraient pas être comparées sur la seule capacité.

Un serveur offrant davantage de mémoire totale peut malgré tout fournir de moins bonnes performances applicatives. Le débit effectif dépend de la fréquence à laquelle les processeurs accèdent à chaque niveau et de la capacité des transferts à se chevaucher avec des calculs utiles.

C’est pourquoi l’adoption de CXL ne produira pas un résultat universel. Les charges de travail de bases de données, d’analytique sur CPU, de service de modèles, d’entraînement et de récupération ont des schémas d’accès différents. La meilleure hiérarchie pour une charge de travail peut nuire à une autre.

Le succès plus large de CXL pourrait donc survenir sans chiffre spectaculaire d’éviction de la HBM. L’adoption pourrait se manifester à travers des modules d’extension mémoire, des serveurs composables, des magasins de contexte et des infrastructures générant moins de trafic de stockage.

Ce résultat décevrait ceux qui attendent un concurrent direct de la HBM. Il représenterait néanmoins une évolution importante de la manière dont les serveurs d’IA allouent la mémoire.

Le verdict rapporté présente d’importantes limites

Deux commentaires lors d’une table ronde ne peuvent pas trancher l’avenir de CXL, car les standards, les produits et les charges de travail d’IA évoluent encore.

La première limite est probatoire. Les déclarations les plus fortes proviennent de rapports de presse sur une table ronde de conférence. Aucun enregistrement, aucune transcription, aucun ensemble de benchmarks ni publication correspondante d’OpenAI n’était disponible dans la couverture citée.

Les lecteurs ne devraient pas interpréter ces commentaires comme la preuve que chaque charge de travail d’OpenAI rejette CXL. Morris aurait décrit la difficulté à trouver un usage pratique pour l’exécution de modèles, mais les limites de cette évaluation restent floues.

Cette déclaration pourrait concerner les conceptions d’accélérateurs actuelles, les logiciels actuels ou une catégorie particulière de modèles. Elle pourrait ne pas couvrir le stockage de contexte, le prétraitement, la récupération, les points de contrôle ou les futurs systèmes désagrégés.

La position d’Intel exige également du contexte. L’entreprise soutient le développement de CXL et démontre des modes mémoire pour les processeurs Xeon. Sa critique rapportée concerne le remplacement de la HBM, non l’utilité de l’extension de mémoire cohérente.

La deuxième limite est le progrès technique. CXL 4.0 double le débit de signalisation du standard et prend en charge les ports groupés. Les produits mettant en œuvre ces capacités doivent encore être validés sur des charges de travail réelles.

La bande passante de la spécification n’est pas la bande passante applicative. Les ingénieurs doivent mesurer le débit réellement fourni, les distributions de latence, la contention, la consommation électrique et les performances en cas de défaillances.

La troisième limite concerne le logiciel. La hiérarchisation de la mémoire ne fonctionne bien que lorsque le système place les données intelligemment. Une mauvaise politique peut déplacer des données actives vers un niveau lent ou gaspiller de la bande passante en transférant des informations qui ne seront pas utilisées.

L’inférence à contexte long pourrait, dans certains cas, rendre ce problème plus gérable. Les caches de préfixes et les poids des modèles peuvent présenter des schémas d’accès prévisibles. Cette prévisibilité crée des opportunités de préchargement et de réutilisation.

D’autres charges de travail restent moins tolérantes. Des accès irréguliers, des requêtes qui changent rapidement ou des exigences de latence strictes peuvent rendre la mémoire distante plus difficile à utiliser. Le débit moyen peut également masquer de graves problèmes de latence en queue.

La quatrième limite tient à la référence choisie pour chaque affirmation. CXL est souvent comparé à l’accès à la DDR hôte ou au SSD plutôt qu’à la HBM. Un résultat positif face au stockage ne démontre pas l’équivalence avec la mémoire locale de l’accélérateur.

L’erreur inverse est également possible. Montrer que CXL ne peut pas égaler la HBM ne prouve pas qu’il n’a aucune valeur économique. Un niveau inférieur doit seulement surpasser l’alternative disponible à ce niveau.

Une évaluation utile doit donc définir les données, la charge de travail et la référence. Elle devrait préciser quelles informations résident en HBM, lesquelles transitent par CXL et à quelle fréquence les transferts retardent le calcul.

L’énergie mérite une attention similaire. Déplacer des données à travers un système consomme de l’énergie. Des pools mémoire plus grands peuvent réduire des opérations de stockage coûteuses, mais la commutation et le transport imposent aussi des coûts.

La fiabilité et l’isolation comptent lorsque la mémoire devient partagée. Les opérateurs ont besoin d’une gestion prévisible des défaillances, de contrôles d’accès, de chiffrement, d’observabilité et de garanties de service. Ces exigences opérationnelles peuvent retarder l’adoption une fois le matériel disponible.

Le CXL Consortium décrit des améliorations de fiabilité, de disponibilité et de maintenabilité dans la version 4.0. Ces fonctionnalités renforcent l’argument en faveur de l’infrastructure, mais les preuves de production restent plus importantes que le langage des spécifications.

La conclusion correcte est donc plus limitée que l’affirmation du titre. Les preuves disponibles justifient le scepticisme quant à un remplacement direct de la HBM par CXL. Elles ne justifient pas de déclarer CXL sans intérêt pour l’infrastructure d’IA.

Trois signaux montreront où CXL s’intégrera ensuite

La prochaine phase sera déterminée par les mesures en production, l’intégration aux accélérateurs et la preuve que la hiérarchisation réduit les coûts totaux de l’inférence.

Le premier signal sera constitué de preuves de déploiement provenant des hyperscalers et des développeurs de modèles. OpenAI, Microsoft, Google, Meta, Amazon et d’autres opérateurs peuvent tester des architectures mémoire à une échelle inaccessible à la plupart des chercheurs.

Les communications importantes distingueront les gains de capacité des performances applicatives. Des résultats utiles devraient indiquer le débit des modèles, la latence, l’utilisation des accélérateurs et la part des requêtes accédant à la mémoire CXL.

Un déploiement en production pour du contexte partagé ou des poids peu sollicités renforcerait la thèse de la hiérarchisation. L’incapacité à dépasser des rôles proches du stockage renforcerait l’évaluation rapportée d’OpenAI.

Le deuxième signal sera le matériel mettant en œuvre la bande passante de CXL 4.0 et les ports groupés. Le consortium a publié CXL 4.0 en novembre 2025, mais les spécifications précèdent les plateformes largement disponibles.

Les systèmes à venir doivent démontrer quelle part de la bande passante de liaison atteint les applications. Les fournisseurs doivent également montrer que la commutation et les configurations multi-appareils préservent une latence prévisible sous charge.

De bons résultats affaibliraient l’idée selon laquelle CXL est limité au stockage froid. Ils n’établiraient pas automatiquement un remplacement de la HBM, puisque la HBM progressera pendant la même période.

Le troisième signal sera une validation indépendante d’architectures comme ITME. L’amélioration de débit rapportée de 35,7 % est prometteuse, mais elle provient d’un prototype et d’une référence spécifiques.

Des équipes indépendantes devraient tester différents modèles, longueurs de contexte, schémas de requêtes et configurations de stockage. Elles devraient également mesurer la latence en queue, l’énergie, la surcharge logicielle et le comportement de récupération.

Des gains reproduits montreraient que CXL occupe un niveau intermédiaire utile pour l’inférence. De mauvais résultats hors des charges de travail prévisibles limiteraient l’architecture à des déploiements spécialisés.

Ces signaux préciseront également qui subit la plus forte pression. Les fournisseurs de HBM font face à un risque de substitution moins immédiat si la bande passante locale demeure essentielle. Ils ont néanmoins besoin de produits pour chaque couche créée par l’inférence.

Les fournisseurs CXL doivent cesser de commercialiser la capacité comme si elle garantissait les performances. Leur argument le plus solide viendra de systèmes complets qui placent les données selon des schémas d’accès mesurables.

Les acheteurs d’infrastructures d’IA devraient demander où résident les données durant chaque phase du modèle. Ils devraient aussi demander ce qui se passe lorsqu’un objet supposément froid devient soudainement actif.

Le débat sur le remplacement de la HBM par CXL chez OpenAI met finalement en lumière une correction utile. L’architecture mémoire n’est pas un concours où un composant élimine tous les autres. C’est un problème d’allocation façonné par la distance, la bande passante, la capacité et le logiciel.

Les équipes évaluant ces affirmations devraient préserver les détails des benchmarks, les hypothèses de charge de travail et les décisions d’architecture dans une base de connaissances d’ingénierie consultable. La prochaine démonstration d’un fournisseur devrait être comparée à ces hypothèses, et non à un slogan simplifié de remplacement.

Surveillez les premiers déploiements indépendants de CXL 4.0, les systèmes de mémoire de contexte en production et les données de coût au niveau des charges de travail. Ces résultats révéleront si CXL devient un niveau de mémoire essentiel pour l’IA ou reste une voie d’extension spécialisée.