Le data center IA CXL de Panmnesia porte la bataille de la montée en charge au-delà des GPU

Panmnesia a proposé une architecture de data center IA CXL qui coordonne jusqu’à 960 accélérateurs au sein d’un même domaine d’exécution cohérent. Développée avec des chercheurs de Meta, cette conception vise à faire fonctionner les ressources réparties entre les racks davantage comme des composants d’une seule grande puce.

Cette affirmation modifie le débat habituel sur l’infrastructure IA. La question centrale n’est plus seulement de savoir quelle entreprise peut construire le GPU le plus rapide. Il s’agit de déterminer si des centaines d’accélérateurs, de périphériques mémoire et de processeurs peuvent communiquer de manière suffisamment prévisible pour fonctionner comme une seule machine.

Le data center IA CXL de Panmnesia reste une proposition architecturale, et non un déploiement commercial à grande échelle documenté publiquement. Il arrive néanmoins avec davantage de crédibilité qu’une annonce de concept classique. Le design figure dans une revue évaluée par les pairs sur invitation, tandis que Meta a séparément publié des résultats de production issus de sa propre infrastructure mémoire CXL.

La proposition positionne Compute Express Link, ou CXL, face à une difficulté du modèle actuel de data center. CXL est une norme d’interconnexion ouverte qui prend en charge la communication cohérente entre processeurs, accélérateurs et mémoire. Elle peut offrir un accès plus direct aux ressources que les couches réseau et logicielles conventionnelles.

Panmnesia et Meta ne soutiennent pas que CXL devrait remplacer chaque connexion Ethernet ou InfiniBand. Leur argument, plus ciblé, est plus conséquent. Les charges de travail exigeant une exécution étroitement synchronisée ont besoin d’un chemin inter-racks plus prévisible que celui qu’offrent habituellement les réseaux généralistes.

La proposition traite le data center comme une seule unité d’exécution

Panmnesia et Meta veulent étendre la coordination au niveau de la puce au-delà des serveurs et racks individuels.

Les grandes charges de travail IA répartissent leurs calculs entre de nombreux accélérateurs. Ces accélérateurs doivent échanger des paramètres de modèle, des résultats intermédiaires et des messages de synchronisation tout au long d’une tâche d’entraînement ou d’inférence.

Un participant retardé peut contraindre tous les autres appareils de son groupe à attendre. Les ingénieurs appellent souvent ce participant retardataire un straggler. À mesure que les systèmes grandissent, les écarts entre les chemins de communication les plus rapides et les plus lents deviennent de plus en plus coûteux.

La nouvelle architecture vise à réduire cette dispersion de la latence. La latence moyenne demeure importante, mais des temps d’arrivée prévisibles deviennent tout aussi essentiels lorsque des centaines d’appareils doivent achever la même opération synchronisée.

Selon la proposition one-chip publiée, le design placerait CPU, accélérateurs et mémoire au sein d’un domaine CXL hiérarchique. La proposition utilise trois principaux éléments matériels pour contrôler les chemins de communication.

Le premier est un commutateur à forte capacité de connexion, non bloquant. Une forte capacité de connexion signifie qu’une couche de commutation peut relier de nombreux appareils. Une conception non bloquante vise à empêcher que des connexions sans rapport interfèrent inutilement les unes avec les autres.

Le deuxième composant est une unité d’accélération de liaison. Ce matériel prend en charge des fonctions de communication qui impliqueraient autrement davantage de traitement logiciel ou de transitions de protocole.

Le troisième est un contrôleur de fabric. Il gère l’ensemble plus vaste des ressources connectées et détermine comment les appareils sont organisés, accessibles et isolés.

Ensemble, ces éléments sont destinés à rendre la communication à travers le fabric plus déterministe. Les appareils restent répartis sur différentes cartes, serveurs et racks, mais leurs interactions suivent des chemins matériels contrôlés.

Le système de référence décrit dans l’annonce associe un CPU à deux accélérateurs. Dans la conception proposée, un CPU coordonnerait 16 accélérateurs, soit une multiplication par huit.

Un domaine hiérarchique plus vaste pourrait réunir jusqu’à 960 accélérateurs. L’annonce présente ce chiffre comme une échelle environ 13 fois supérieure à celle de sa plateforme de référence.

La proposition vise également une latence de communication aller-retour de plusieurs centaines de nanosecondes pour des chemins qui prendraient autrement des microsecondes via des réseaux conventionnels. Cela représente une réduction pouvant atteindre un ordre de grandeur dans la comparaison modélisée.

Ces chiffres décrivent l’architecture présentée dans la revue. Ils ne doivent pas être interprétés comme des résultats vérifiés de manière indépendante provenant d’une installation de production à 960 accélérateurs.

Cette distinction est importante. Un article de revue peut combiner des preuves existantes, des principes de conception et une architecture future. Il n’établit pas automatiquement que chaque composant a fonctionné ensemble à la limite supérieure proposée.

La publication établit néanmoins une orientation technique précise. Panmnesia traite le data center entier, plutôt que le serveur, comme l’unité de conception matérielle.

Pourquoi la montée en charge de l’IA est devenue un problème de communication

Ajouter des accélérateurs augmente la puissance de calcul théorique, mais les charges de travail synchronisées n’avancent qu’à la vitesse de leur échange requis le plus lent.

Les fournisseurs d’infrastructure IA consacrent depuis des années leurs efforts à accroître les performances des accélérateurs, la bande passante mémoire et la densité des racks. Ces gains restent importants. Pourtant, un grand modèle s’exécute rarement comme une séquence isolée de calculs sur un seul appareil.

L’entraînement répartit les couches du modèle et les données entre de nombreux accélérateurs. Les systèmes d’inférence répartissent également les grands modèles, les index de récupération et les tables de recommandation sur de multiples ressources.

Chaque répartition crée des communications. Les appareils doivent déplacer activations, gradients, paramètres et données mises en cache tout en restant synchronisés avec le reste de la tâche.

Le problème croît plus vite que ne le laisse penser un simple nombre d’appareils. Ajouter un accélérateur crée un participant supplémentaire, mais peut aussi créer davantage de relations de communication et une nouvelle source potentielle de retard.

Les réseaux généralistes sont conçus pour prendre en charge des trafics variés et un routage flexible. Cette flexibilité introduit des interfaces réseau, du buffering, du traitement de protocole, de la gestion de congestion et de la coordination logicielle.

Ces caractéristiques rendent Ethernet et InfiniBand utiles à l’échelle de grandes installations. Elles créent aussi des variations de timing que les tâches IA étroitement synchronisées doivent absorber.

À l’intérieur d’un rack d’accélérateurs moderne, les fournisseurs utilisent déjà des liaisons spécialisées de scale-up pour réduire ces pénalités. Nvidia utilise NVLink et NVLink Switch dans les systèmes compatibles. L’industrie développe également UALink comme connexion de scale-up ouverte pour les accélérateurs.

Ces technologies visent à coupler étroitement des appareils au sein d’un domaine physique limité. CXL s’est développé autour de connexions cohérentes entre processeurs, accélérateurs et mémoire, notamment pour l’extension, la mutualisation et le partage de mémoire.

Le design de Panmnesia étend plus loin ce modèle cohérent. Son principal adversaire n’est pas une entreprise de puces nommément désignée. Il s’agit de l’approche de scale-out basée sur le réseau et coordonnée par logiciel, utilisée lorsque des traitements étroitement couplés franchissent les limites des racks.

Cela ne rend pas Ethernet obsolète. Les réseaux de scale-out restent essentiels pour le stockage, la connectivité à l’échelle de l’installation, la communication entre services et les charges de travail qui tolèrent une synchronisation moins stricte.

Le conflit porte sur le chemin de calcul. Panmnesia affirme que les copies de données répétées et l’intervention logicielle ne devraient pas se trouver entre les appareils participant à une même opération étroitement synchronisée.

L’expérience de Meta en production donne un contexte pratique à cet argument. L’entreprise a développé Vistara, une plateforme personnalisée d’extension mémoire CXL couvrant le silicium, le firmware, la prise en charge du système d’exploitation et le déploiement de flotte.

Meta indique que Vistara a fonctionné dans des services de production incluant l’inférence distribuée de machine learning, les bases de données, les caches, le traitement de big data et les systèmes de build. Un résumé du déploiement de Vistara publié par le CXL Consortium fait état de jusqu’à 25 % de serveurs en moins pour l’inférence désagrégée.

Le même résumé fait état d’une réduction de 29 % de la latence moyenne pour les caches distribués. Il s’agit de résultats de production rapportés par Meta, et non de benchmarks du design complet à 960 accélérateurs de Panmnesia.

Ils montrent néanmoins pourquoi CXL a dépassé le stade des discussions de laboratoire. Les hyperscalers disposent désormais d’éléments indiquant que l’extension mémoire cohérente peut influencer le nombre de serveurs et la latence des services.

La pression commerciale s’exerce sur plusieurs groupes. Les fournisseurs d’accélérateurs doivent démontrer que leurs systèmes utilisent efficacement des appareils coûteux. Les opérateurs cloud doivent réduire les capacités de mémoire et de calcul inutilisées. Les fournisseurs d’interconnexions doivent assurer une communication prévisible sans créer un îlot propriétaire rigide.

Pour les acheteurs en entreprise, la question touche finalement à la planification des capacités. Un système qui alloue la mémoire indépendamment des accélérateurs peut réduire la nécessité d’acheter un autre serveur complet simplement parce qu’une ressource a atteint sa limite.

Comment le data center IA CXL de Panmnesia contrôle la latence

CXL fournit une communication cohérente, mais le mécanisme de Panmnesia repose sur le contrôle des routes, des buffers et de la hiérarchie autour de la norme.

CXL s’appuie sur la fondation physique PCI Express tout en ajoutant des protocoles pour l’accès cohérent à la mémoire et au cache. La cohérence permet aux composants connectés de maintenir une vue cohérente des données partagées.

Cette capacité est nécessaire à une exécution de type one-chip, mais elle n’est pas suffisante. Une norme peut définir la manière dont les appareils communiquent sans garantir un délai égal dans toutes les conceptions de système possibles.

Un grand fabric introduit des commutateurs, des files d’attente, des contrôleurs, des conflits de trafic et des routes de longueurs différentes. Chaque élément peut accroître la latence moyenne ou élargir l’écart entre les requêtes individuelles.

La proposition de Panmnesia met donc l’accent sur une variabilité de latence bornée. L’architecture cherche à rendre les routes et le comportement matériel prévisibles avant qu’une charge de travail synchronisée ne commence à les attendre.

Son commutateur à forte capacité de connexion étend le nombre d’appareils organisés directement. Une structure de commutation non bloquante vise à préserver des chemins simultanés lorsque les schémas de trafic le permettent.

L’unité d’accélération de liaison transfère certaines tâches de communication vers le matériel. Cela peut réduire l’intervention du système d’exploitation et éviter certains transferts répétés entre des buffers gérés par logiciel.

Le contrôleur de fabric organise les ressources en groupes hiérarchiques. Plutôt que de traiter chaque appareil comme un point de terminaison équidistant, le design applique des principes de placement semblables à ceux des blocs au sein d’une puce.

Les composants qui communiquent fréquemment peuvent occuper des régions logiques proches. Des connexions plus larges relient ensuite ces régions au sein d’un domaine plus vaste.

Cette hiérarchie importe car la distance physique a des conséquences. Les liaisons électriques perdent en qualité de signal sur des trajets plus longs, et les retimers ou étages de commutation supplémentaires peuvent ajouter du délai.

La revue propose des connexions optiques pour la portée plus longue entre les différentes parties du fabric. Le CXL-over-optics préserverait le modèle de communication CXL tout en transportant les signaux plus loin que ne le permettent les pistes ou câbles électriques ordinaires.

Le transport optique n’élimine ni les files d’attente, ni la congestion, ni les pannes, ni la surcharge des contrôleurs. Il traite la portée physique et le transport du signal, laissant le reste de l’architecture garantir une exécution prévisible.

La norme industrielle progresse également. La spécification officielle CXL 4.0 double le débit de données à 128 GT/s, prend en charge les ports groupés et ajoute des fonctions de fiabilité de la mémoire.

Les progrès de la spécification offrent aux implémenteurs davantage de bande passante et de flexibilité de conception. Ils ne garantissent pas que les produits de différents fournisseurs atteindront une latence identique ou interopéreront parfaitement à l’échelle d’un data center.

Panmnesia a construit les couches basses nécessaires pour tester sa thèse. L’entreprise a présenté un contrôleur CXL en silicium et un commutateur à routage par port lors d’ISCA 2026.

Le routage par port dirige le trafic selon les identifiants des ports des appareils. Il permet des topologies plus flexibles que le routage hiérarchique en arborescence associé à PCIe et aux premières implémentations de CXL.

Panmnesia affirme que son contrôleur et son commutateur optimisés ont maintenu les accès mémoire dans une classe de latence similaire tout en étendant les connexions à plusieurs dizaines de serveurs. Les résultats en silicium publiés par l’entreprise ont été présentés dans la section industrielle d’ISCA le 29 juin.

Ces résultats étayent certains mécanismes de l’architecture plus vaste. Ils ne démontrent pas que l’ensemble de la conception du centre de données soit prêt pour une commercialisation.

Cet ensemble de preuves par couches reste notable. De nombreuses annonces d’infrastructure passent directement d’un schéma à une affirmation ambitieuse de déploiement. Panmnesia peut s’appuyer sur le silicium de son contrôleur, une implémentation de commutateur, des cadres système complets antérieurs et l’expérience distincte de Meta en production.

L’étape manquante est l’intégration à l’échelle annoncée. Matériel, firmware, systèmes d’exploitation, logiciels d’orchestration, liaisons optiques et gestion des défaillances doivent tous fonctionner ensemble sous charge soutenue.

CXL remet en cause les ratios fixes des serveurs, pas seulement la latence réseau

L’architecture s’attaque également au gaspillage de ressources créé lorsque le calcul et la mémoire sont achetés sous forme de lots de serveurs fixes.

Un serveur d’IA contient une combinaison particulière de CPU, d’accélérateurs, de mémoire locale et de réseau. Cette combinaison ne peut pas correspondre parfaitement à chaque charge de travail.

Un service peut nécessiter une puissance de calcul d’accélérateurs importante, mais une capacité mémoire modeste. Un autre peut héberger d’immenses tables d’embeddings ou index de recherche tout en utilisant relativement peu de calcul arithmétique.

Les opérateurs répondent souvent à une pénurie de mémoire en ajoutant un serveur ou accélérateur complet. La nouvelle machine apporte de la mémoire, mais aussi une capacité de calcul dont la charge de travail n’a peut-être pas besoin.

Le pooling de mémoire CXL sépare ces décisions d’achat. Un pool de mémoire peut desservir plusieurs hôtes, tandis que le logiciel alloue la capacité selon l’évolution de la demande.

Panmnesia a exploré ce modèle dans ses précédents travaux sur les applications CXL. Son cadre système complet reliait des CPU CXL, des GPU, des extensions mémoire et des systèmes de commutation.

Dans des tests d’applications CXL rapportés par l’entreprise, Panmnesia a placé une base de données de récupération dans un grand pool de mémoire tout en exécutant l’inférence de modèles de langage sur des ressources GPU. L’entreprise a indiqué obtenir plus de six fois les performances de sa comparaison fondée sur SSD.

Ce résultat constitue un benchmark fournisseur avec une configuration spécifique. Il ne doit pas être généralisé à tous les systèmes de récupération, périphériques de stockage ou produits CXL.

Le cas d’usage reste néanmoins concret. La génération augmentée par récupération, ou RAG, récupère des documents pertinents avant qu’un modèle de langage ne génère sa réponse. Les grands index vectoriels peuvent consommer bien plus de capacité qu’un seul accélérateur n’en fournit.

Placer l’index dans une mémoire mutualisée peut réduire les accès à un stockage plus lent. Cela peut aussi permettre à plusieurs ressources de calcul d’utiliser un niveau de capacité géré de manière centralisée.

La même logique s’applique aux systèmes de recommandation. Les grandes tables d’embeddings peuvent exiger une mémoire importante, sans toujours justifier l’ajout de GPU dans des proportions fixes.

Les travaux Vistara de Meta illustrent une autre variante. L’entreprise utilise CXL pour relier d’anciennes mémoires DDR4 à de nouveaux serveurs conçus autour de processeurs DDR5.

La réutilisation de la mémoire peut réduire la pression liée au remplacement du matériel et prolonger la durée de vie utile des composants existants. Elle introduit également des défis d’ingénierie liés à la fiabilité, aux niveaux de performance, au firmware et à la gestion de flotte.

Le changement plus large consiste à passer de la composition du serveur à la composition des ressources. Les opérateurs sélectionnent la quantité de calcul, de mémoire et d’accélération requise par une charge de travail, plutôt que d’accepter le ratio intégré à une machine.

Si ce modèle fonctionne entre plusieurs fournisseurs, les acheteurs gagneront en pouvoir de négociation. La mémoire, les processeurs et les accélérateurs pourront évoluer selon des cycles de remplacement distincts.

S’il reste limité à des implémentations propriétaires, les hyperscalers pourraient en bénéficier, tandis que les entreprises classiques se retrouveraient face à une nouvelle collection de plateformes incompatibles.

Le statut de CXL en tant que standard ouvert est donc important. Il crée une base technique commune pour les processeurs, périphériques mémoire, commutateurs et logiciels de gestion.

L’ouverture au niveau du protocole ne crée pas automatiquement un marché de produits concurrentiel. Les acheteurs ont encore besoin d’appareils validés, d’interfaces de gestion cohérentes, de contrôles de sécurité et d’une interopérabilité fiable.

C’est là que la position de Panmnesia devient intéressante. L’entreprise ne cherche pas à concurrencer directement Nvidia, AMD ou les accélérateurs personnalisés des hyperscalers sur la puissance de calcul brute.

Elle vend la couche d’interconnexion qui détermine l’efficacité avec laquelle ces appareils fonctionnent ensemble. Cette couche devient plus précieuse à mesure que les acheteurs combinent des accélérateurs, connectent de plus grands pools de mémoire et exigent une utilisation plus élevée.

Les affirmations les plus ambitieuses exigent encore des preuves au niveau système

Une architecture publiée et du silicium fonctionnel réduisent l’incertitude technique, mais ne tranchent pas les questions de fiabilité, de sécurité ou d’économie du déploiement.

La première incertitude concerne l’échelle. Panmnesia affirme avoir implémenté et validé des composants essentiels, puis les avoir préparés pour une fourniture commerciale.

L’entreprise n’a pas documenté publiquement une installation de production dans laquelle 960 accélérateurs fonctionnent comme un domaine cohérent sous des charges de travail clients soutenues. Les lecteurs doivent distinguer la configuration maximale de l’architecture d’un déploiement observé.

La deuxième incertitude concerne le confinement des défaillances. Un domaine d’exécution plus vaste peut améliorer le partage, mais il crée aussi davantage de relations que les logiciels d’infrastructure doivent surveiller.

La proposition indique que le matériel défaillant pourrait être remplacé au niveau de l’appareil plutôt qu’en remplaçant un serveur entier. Cette unité de remplacement plus fine peut réduire le gaspillage et améliorer la maintenabilité.

Les opérateurs doivent toutefois aussi disposer de preuves qu’une défaillance d’appareil ne peut ni corrompre un état partagé ni bloquer une partie beaucoup plus vaste du fabric. Le comportement de reprise compte autant que la latence en fonctionnement normal.

La troisième incertitude est la congestion. Les conceptions de commutateurs non bloquantes réduisent certains conflits, mais les charges de travail d’IA réelles peuvent générer des schémas de trafic concentrés.

De nombreux accélérateurs peuvent demander la même région mémoire ou communiquer pendant la même phase de synchronisation. Plusieurs centaines de nanosecondes dans des conditions contrôlées ne garantissent pas le même résultat lors des pics de contention.

Le quatrième enjeu est la hiérarchie mémoire. La mémoire mutualisée distante peut offrir davantage de capacité, mais elle n’égale pas toutes les propriétés de la mémoire à haute bande passante locale.

La HBM se trouve près d’un accélérateur et fournit une bande passante adaptée aux calculs intensifs des modèles. La mémoire CXL peut compléter ce niveau, en particulier pour des données gourmandes en capacité, mais elle ne peut pas simplement remplacer la HBM dans toutes les opérations.

L’architecture exige donc un placement intelligent. Les données fréquemment consultées et sensibles à la latence doivent rester près de l’accélérateur. Les données plus volumineuses ou moins sensibles au temps peuvent occuper une capacité mutualisée.

Les logiciels doivent comprendre ces différences. Sinon, un espace mémoire théoriquement plus vaste peut produire des performances applicatives incohérentes.

La cinquième incertitude est la sécurité. Étendre un accès cohérent entre plusieurs racks accroît l’importance de l’isolation, du contrôle d’accès, du chiffrement et de la gestion du fabric.

Une erreur de configuration dans un réseau conventionnel peut exposer un service. Une erreur dans un fabric de mémoire partagée pourrait affecter l’accès direct aux données utilisées par plusieurs appareils.

CXL intègre des capacités de sécurité et de fiabilité, que les versions plus récentes continuent d’améliorer. Les acheteurs en production exigeront néanmoins une validation couvrant le silicium, le firmware, les logiciels de gestion et les procédures opérationnelles.

L’énergie constitue une autre question ouverte. Un pool de ressources plus efficace peut réduire le nombre de serveurs inutiles et améliorer l’utilisation du matériel.

Mais les commutateurs, retimers, modules optiques, contrôleurs et systèmes mémoire plus vastes consomment de l’énergie. La mesure pertinente est l’énergie totale par charge de travail achevée, et non la puissance nominale d’un composant.

La dernière incertitude concerne l’économie. L’architecture de Panmnesia promet moins de ressources immobilisées et des remplacements plus granulaires.

Ces économies doivent compenser le coût de nouveaux commutateurs, contrôleurs, optiques, de l’intégration, de la validation et de la formation opérationnelle. Les hyperscalers peuvent amortir l’ingénierie sur mesure sur des flottes immenses, tandis que les petits opérateurs font face à des seuils différents.

C’est pourquoi l’implication de Meta importe sans constituer une approbation générale. Meta apporte une expérience issue de systèmes déployés dans une infrastructure immense.

Ses éléments de preuve montrent que l’extension mémoire CXL peut créer de la valeur en production. Ils ne démontrent pas que chaque élément du domaine inter-racks proposé par Panmnesia atteindra le même niveau de maturité.

La lecture responsable n’est ni le rejet ni l’acceptation. Panmnesia a relié un problème crédible, un standard ouvert, des composants implémentés et des preuves d’exploitation à l’échelle hyperscale dans une même architecture.

Le travail restant consiste à montrer que ces éléments conservent leurs avantages lorsqu’ils sont combinés à pleine échelle.

Trois signaux indiqueront si l’architecture est déployable

La prochaine phase doit remplacer les maximums architecturaux par des preuves reproductibles de charges de travail, d’interopérabilité et de clients.

Le premier signal est une démonstration complète sur un rack ou plusieurs racks exécutant une charge de travail d’IA reconnue. Panmnesia devrait divulguer le nombre d’accélérateurs, la topologie, la configuration mémoire, la pile logicielle et les conditions de trafic.

Les résultats les plus utiles incluraient la latence de queue, le débit, l’utilisation, la consommation énergétique et le temps de reprise. La latence moyenne seule ne testerait pas la promesse centrale de la proposition : une exécution prévisible.

Une démonstration approchant le domaine proposé de 960 accélérateurs étayerait fortement la thèse d’une seule puce. Une démonstration beaucoup plus petite resterait utile, à condition que l’entreprise explique comment ses résultats évoluent à l’échelle.

Le deuxième signal est l’interopérabilité entre fournisseurs. Une architecture CXL ouverte prend un sens commercial lorsque des processeurs, accélérateurs, périphériques mémoire, commutateurs et outils de gestion provenant de différents fournisseurs fonctionnent ensemble.

Les tests devraient inclure des opérations de longue durée, l’injection d’erreurs, les mises à jour de firmware, le remplacement d’appareils et l’isolation de sécurité. Un déploiement réussi avec plusieurs fournisseurs renforcerait le dossier de Panmnesia contre les îlots d’infrastructure propriétaires.

Des problèmes persistants de compatibilité l’affaibliraient. Les acheteurs ne souhaitent pas obtenir de la flexibilité des ressources au prix d’un processus de qualification inhabituellement fragile.

Le troisième signal est un client de production nommé ou un déploiement de preuve de concept. Panmnesia a indiqué que ses composants essentiels se dirigent vers une fourniture commerciale.

Un essai client devrait révéler si les ressources mutualisées réduisent le nombre total de serveurs ou d’accélérateurs requis pour un service réel. Il devrait également montrer si les économies opérationnelles perdurent malgré le coût supplémentaire du fabric.

SK Telecom constitue un test pertinent. Les deux entreprises avaient auparavant convenu de développer et valider un rack d’IA fondé sur CXL avec de vrais modèles, en mesurant l’utilisation des GPU, l’utilisation de la mémoire, la latence et le débit.

Les résultats de cet effort relieraient le travail de Panmnesia sur les composants aux exigences opérationnelles d’un constructeur de centres de données. Des mesures publiques auraient davantage de poids qu’un nouveau schéma architectural.

Ces signaux clarifieront également la place de CXL aux côtés d’Ethernet, InfiniBand, NVLink et UALink. L’issue probable est une infrastructure en couches, et non une connexion universelle.

Les liaisons locales entre accélérateurs peuvent servir les communications les plus sensibles à la bande passante. CXL peut organiser la mémoire cohérente et les ressources de montée en puissance. Ethernet ou InfiniBand peuvent continuer à gérer le trafic de scale-out plus large.

La contribution de Panmnesia consiste à défendre l’idée que la couche cohérente devrait s’étendre bien plus loin qu’aujourd’hui. C’est un pari technique et commercial sur la prévisibilité.

Pour les développeurs, cela pourrait changer la façon dont les grands modèles et les systèmes de récupération allouent la mémoire. Les applications pourraient considérer la capacité comme une ressource fabric gérée, plutôt que comme une limite rigide autour de chaque serveur.

Pour les acheteurs en entreprise, la valeur viendrait d’une meilleure utilisation et de cycles de mise à niveau plus indépendants. Ces avantages restent toutefois conditionnés par la capacité des outils de gestion à rendre cette topologie supplémentaire compréhensible.

Les équipes d’ingénierie devront préserver les résultats de benchmarks, les décisions de configuration, les dossiers d’incidents et les conclusions de compatibilité à mesure que ces systèmes évoluent. Une base de connaissances consultable peut aider les équipes à relier ces éléments de preuve opérationnels à travers les documents techniques locaux.

La proposition de centre de données IA CXL de Panmnesia mérite attention, car elle déplace le débat sur la montée en charge de la vitesse des composants vers la coordination du système. Elle fixe également un critère mesurable pour son propre succès.

Surveillez un test de charge sur plusieurs racks, l’interopérabilité entre fournisseurs et un déploiement de production identifié. Si ces trois éléments sont accompagnés de données reproductibles, le centre de données pourrait commencer à se comporter moins comme un réseau de machines que comme un ordinateur soigneusement organisé.