La fabric CXL scale-up de Panmnesia pousse les serveurs IA au-delà du rack

Panmnesia a proposé une fabric CXL scale-up qui étend les communications cohérentes entre les racks, malgré les limites de distance électrique qui ont jusqu’ici restreint les déploiements de CXL. Cette conception place processeurs, accélérateurs et mémoire au sein d’un domaine partagé plus vaste. Ses auteurs affirment qu’une configuration peut couvrir 960 accélérateurs.

C’est un rôle plus ambitieux pour Compute Express Link, ou CXL, que les produits d’extension de mémoire actuellement intégrés aux serveurs. CXL est une interconnexion ouverte qui permet aux processeurs et aux périphériques de partager la mémoire tout en maintenant la cohérence des données au niveau matériel. Panmnesia et deux chercheurs de Meta se demandent si ces sémantiques peuvent s’étendre à une part bien plus importante d’un centre de données d’IA.

La proposition n’établit pas que Meta prévoit de déployer une telle fabric. Elle ne démontre pas non plus qu’un système complet de 960 accélérateurs exécute des charges de travail de production. La véritable concurrence oppose le scale-up cohérent au niveau matériel aux réseaux Ethernet ou InfiniBand qui relient actuellement les ressources entre les racks.

La fabric CXL scale-up de Panmnesia repense la frontière du rack

La proposition considère les limites des racks comme des contraintes d’ingénierie, et non comme des frontières permanentes autour d’un ordinateur cohérent.

L’architecture est apparue dans un article de synthèse publié en ligne par Nature Reviews Electrical Engineering le 10 août 2026. Dix auteurs sont affiliés à Panmnesia, tandis que Kayvon Shakeri et Han Wang sont affiliés à Meta Infra.

La revue sur le scale-up CXL décrit un centre de données « semblable à une puce unique ». Cette expression ne signifie pas que les racks deviennent littéralement un seul processeur. Elle renvoie à l’extension, à un système physique plus vaste, de propriétés habituellement associées aux puces, notamment l’adressage partagé et les transactions ordonnées.

La plupart des serveurs de production organisent encore leurs ressources autour d’un nœud relativement fixe. Un processeur hôte possède la mémoire locale et se connecte aux accélérateurs via de courtes liaisons électriques. Ethernet ou InfiniBand transfèrent les données lorsqu’une charge de travail franchit la frontière du serveur ou du rack.

Ce modèle évolue vers des clusters gigantesques, mais la communication distante se comporte différemment d’une opération de mémoire locale. Les logiciels doivent préparer les messages, déplacer les données via les piles réseau et coordonner les copies ou la synchronisation. La congestion et les changements de routes peuvent également produire des temps de réalisation variables.

La fabric proposée cherche à préserver un accès de type mémoire sur une zone plus étendue. Elle combine un commutateur hautement connecté et non bloquant, une unité d’accélération des liaisons et un contrôleur de fabric. Ces composants coordonnent le trafic, la cohérence, la reprise et le placement des ressources.

Panmnesia affirme qu’un processeur pourrait coordonner directement 16 accélérateurs dans la configuration examinée, contre deux dans son architecture de référence. Les auteurs décrivent également un domaine de cohérence comprenant jusqu’à 960 accélérateurs, soit environ 13 fois la plateforme de référence citée.

Un domaine de cohérence est un groupe de composants qui partagent une vision cohérente de la mémoire. Lorsqu’un périphérique modifie des données mises en cache, le système garantit que les autres participants ne continuent pas à utiliser une version obsolète. Étendre ce comportement réduit une partie de la coordination logicielle, mais rend l’interconnexion responsable d’un plus grand nombre d’états.

Les auteurs estiment en outre des accès aller-retour de plusieurs centaines de nanosecondes entre les serveurs. Les chemins conventionnels fondés sur le réseau peuvent fonctionner à l’échelle de la microseconde. Ces chiffres illustrent l’effet recherché par l’architecture, plutôt que des performances évaluées indépendamment dans un centre de données entièrement construit.

Cette distinction est importante. La proposition prolonge une trajectoire technique existante, mais sa plus grande configuration reste un objectif de conception. Les composants physiques et le système à l’échelle du centre de données se trouvent à des stades de validation différents.

Pourquoi l’infrastructure IA a besoin de plus que d’accélérateurs plus rapides

Les serveurs IA sont sous pression, car les capacités installées de calcul, de mémoire et de bande passante évoluent rarement dans les mêmes proportions.

L’entraînement et l’inférence de l’IA répartissent le travail entre processeurs, car aucun accélérateur unique ne peut contenir tous les modèles, activations et caches requis par les charges de travail de grande taille. Ajouter des accélérateurs augmente la puissance de calcul théorique, mais ces périphériques doivent continuellement échanger des paramètres, des résultats intermédiaires et des contenus mémoire.

L’inférence des grands modèles de langage pose un problème de mémoire particulièrement aigu. Chaque séquence active crée un cache clé-valeur, qui stocke les données d’attention nécessaires à la génération des jetons suivants. Des contextes plus longs et davantage d’utilisateurs simultanés font croître ce cache, même lorsque le modèle lui-même reste inchangé.

Les opérateurs peuvent acheter des serveurs présentant des ratios fixes entre processeurs, mémoire et accélérateurs. Toutefois, une charge de travail nécessitant davantage de mémoire peut les contraindre à acquérir davantage de puissance de calcul, qui restera sous-utilisée. À l’inverse, la mémoire disponible sur un nœud aide peu une tâche en manque de mémoire ailleurs.

Le pooling CXL dissocie certaines de ces décisions d’achat. Un périphérique CXL Type-3, par exemple, expose de la mémoire à un hôte sans se comporter comme un autre serveur à usage général. La commutation peut permettre à plusieurs hôtes d’accéder à des pools plutôt que d’affecter définitivement chaque ressource à une seule machine.

Meta a déjà décrit un usage de production plus restreint. Son projet Vistara rattache de la mémoire DDR4 récupérée à des serveurs plus récents via une puce personnalisée d’extension mémoire CXL. Selon les résultats présentés à ISCA 2026, les charges de travail d’inférence distribuée évaluées nécessitaient jusqu’à 25 % de serveurs en moins.

Meta a également indiqué qu’une charge de travail de cache distribué avait réduit le temps moyen de traitement des requêtes d’environ 29 %. Ces résultats concernent une extension pratique de la mémoire au sein des serveurs. Ils ne valident pas l’architecture inter-racks complète de Panmnesia.

Néanmoins, Vistara donne une raison importante de prendre au sérieux la proposition plus large. CXL n’est plus seulement une spécification en attente de matériel utile. Un hyperscaler a montré qu’une extension cohérente de la mémoire peut modifier le nombre de serveurs et les performances des charges de travail dans des conditions de production.

Panmnesia poursuit l’autre versant de cette évolution. L’entreprise développe des technologies de contrôleurs et de commutation destinées à accroître le nombre de périphériques que CXL peut connecter. Elle a présenté à ISCA 2026 des résultats sur silicium pour un contrôleur à faible latence et un commutateur à routage par port.

L’évaluation sur silicium a rapporté un fonctionnement stable dans des configurations atteignant 64 nœuds. Ce résultat concerne les recherches de Panmnesia sur les contrôleurs et commutateurs, et non le déploiement proposé de 960 accélérateurs.

Ensemble, les projets de Meta et de Panmnesia réduisent deux lacunes distinctes. Meta montre pourquoi un opérateur pourrait utiliser CXL dans une infrastructure réelle. Panmnesia montre comment du matériel spécialisé peut aller au-delà de la mémoire directement attachée sans accepter tous les coûts de latence hérités des conceptions PCIe conventionnelles.

La pression s’étend aux fournisseurs d’accélérateurs et de réseaux. Si les fabrics cohérentes prennent en charge une plus grande part des communications au sein d’un système d’IA, une partie du trafic pourrait éviter la pile réseau. Ethernet et InfiniBand resteraient essentiels, mais la frontière entre accès mémoire et réseau se déplacerait.

Le matériel à nombre de sauts fixe vise la variabilité des réseaux

Le mécanisme central n’est pas seulement la vitesse brute des liaisons. Il s’agit d’un chemin plus prévisible pour les données et les opérations de cohérence.

Les systèmes d’IA en réseau tolèrent la distance en acceptant plusieurs couches d’abstraction. Une requête peut traverser des logiciels, des contrôleurs d’interface réseau, des commutateurs, des files d’attente et des mécanismes de protocole avant d’atteindre une mémoire distante ou un autre accélérateur. Cette flexibilité permet des déploiements massifs, mais elle crée aussi des variations de latence.

La revue identifie cet écart entre les requêtes les plus rapides et les plus lentes comme un obstacle à l’échelle du système. Les tâches d’IA synchronisées attendent souvent le participant le plus lent avant de pouvoir continuer. La latence moyenne peut sembler acceptable alors que la latence de queue continue de réduire l’utilisation des accélérateurs.

L’architecture de Panmnesia organise processeurs, accélérateurs et mémoire en plateaux et en pods. Elle relie ensuite ces unités via une fabric structurée conçue pour maintenir un nombre fixe ou limité de sauts. Le placement des ressources s’inspire de concepts utilisés dans le floorplanning des puces, où l’emplacement physique influe sur le temps de communication.

Un commutateur non bloquant est conçu pour connecter les entrées et sorties disponibles sans contraindre des transferts non liés à attendre le même chemin interne. Un fan-out élevé permet à un élément de commutation d’atteindre de nombreux points d’extrémité. Aucune de ces caractéristiques ne supprime la contention, mais elles peuvent toutes deux rendre le comportement du système plus facile à planifier.

L’unité d’accélération des liaisons gère des opérations qui nécessiteraient autrement une intervention plus lente. Panmnesia décrit du matériel destiné aux fonctions de cohérence de cache, notamment le suivi des données mises en cache pertinentes et l’invalidation des copies obsolètes. Un contrôleur de fabric assure la coordination à l’échelle du système et la gestion des ressources.

Les travaux de Panmnesia sur les contrôleurs visent également les surcoûts au sein du chemin de protocole CXL. De nombreuses premières implémentations ont adapté des conceptions de contrôleurs orientées PCIe, car CXL utilise la couche physique PCIe. Cette approche a simplifié le développement, mais a conservé des choix de mise en tampon et de synchronisation conçus pour le trafic de périphériques.

L’entreprise indique que son contrôleur partage les tampons entre les couches internes et supprime certaines synchronisations entre elles. Son commutateur utilise le routage par port, qui achemine le trafic selon les identifiants des points d’extrémité. Le routage hiérarchique conventionnel limite les périphériques à une organisation en arbre.

Le routage par port permet des topologies et une sélection de routes plus flexibles. Le commutateur prend en charge les deux approches, assurant la compatibilité là où une hiérarchie reste pertinente. Panmnesia soutient que ces changements compensent une grande partie de la latence introduite lorsque le trafic traverse un commutateur.

La conception du contrôleur est importante, car chaque saut ajouté menace la proposition de valeur de CXL. Une fabric qui partage les ressources tout en rendant la mémoire imprévisiblement lente peut déplacer le goulot d’étranglement sans l’éliminer.

La cohérence matérielle peut également supprimer les copies répétées de données. Un processeur et un accélérateur peuvent travailler sur une mémoire partagée tandis que les contrôleurs garantissent la cohérence. Les logiciels ont toujours besoin de politiques d’allocation et de planification, mais ils ne doivent pas implémenter chaque transfert comme un échange réseau explicite.

Prenons un service d’inférence dont les accélérateurs nécessitent un grand cache partagé. Un système fondé sur le réseau peut partitionner le cache, copier des entrées ou récupérer des blocs distants via un accès direct à la mémoire à distance. Une fabric cohérente présente plutôt la mémoire comme une capacité adressable régie par des protocoles matériels.

Cela ne rend pas la mémoire distante locale. La distance, les commutateurs, la conversion de supports et les périphériques mémoire ajoutent toujours de la latence. L’avantage est un modèle d’accès stable que les logiciels peuvent reconnaître et autour duquel ils peuvent planifier.

C’est là que la fabric CXL scale-up de Panmnesia se distingue d’un simple câble plus rapide. Elle déplace des fonctions de contrôle dans la fabric, puis organise les ressources physiques afin que les chemins de communication restent réguliers. Son succès dépend de la capacité de l’ensemble du système à maintenir ces propriétés à mesure qu’il grandit.

CXL sur l’optique étend la portée, mais modifie l’équation d’ingénierie

Les liaisons optiques répondent aux limites de portée électrique, mais elles introduisent des questions de coût, de consommation, de fiabilité et d’intégration que la proposition n’a pas résolues.

La signalisation électrique à haut débit fonctionne bien sur de courtes connexions, notamment les pistes au sein d’un serveur et les câbles reliant des équipements proches. Les pertes de signal deviennent plus difficiles à gérer à mesure que les débits et les distances augmentent. Les retimers peuvent restaurer les signaux, mais chaque composant supplémentaire consomme de l’énergie et ajoute de la latence.

La fibre optique transporte un trafic à haut débit sur de plus longues distances avec moins de pertes liées à la distance. Le CXL sur optique convertit le protocole électrique en signaux optiques pour la transmission, puis reconvertit ces signaux près du point de réception. Cette approche peut transporter le CXL au-delà de la portée pratique du cuivre.

L'analyse présente l'intégration électro-optique comme la voie à suivre au-delà des limites actuelles des liaisons. C'est important, car un domaine cohérent couvrant plusieurs racks ne peut pas s'appuyer sur des connexions électriques idéalisées. Le support physique devient une partie de l'architecture, et non un détail laissé aux équipes de déploiement.

Le CXL optique est techniquement crédible. Rambus, Samtec et Viavi ont déjà démontré une configuration d'extension mémoire CXL distante utilisant un câblage optique. MACOM a également présenté un chipset destiné à transporter du trafic PCIe et CXL sur fibre.

Marvell a présenté une connectivité PCIe et CXL optique dans l'ensemble de son portefeuille pour centres de données. Un article de recherche de 2026, rédigé par des auteurs de Marvell, a proposé un dispositif mémoire CXL photonique pour le stockage de cache des grands modèles de langage. Les résultats rapportés provenaient de l'émulation et de la simulation, et non d'un produit largement déployé.

Le marché au sens large évolue dans la même direction. NVIDIA utilise déjà des émetteurs-récepteurs optiques dans ses systèmes réseau InfiniBand et Ethernet. Le groupe Optical Compute Interconnect développe une connexion optique ouverte et indépendante des protocoles pour les systèmes d'IA scale-up.

Ces initiatives renforcent l'argument en faveur de l'optique à proximité du calcul. Elles créent aussi de la concurrence. Un opérateur de centre de données peut préférer une couche optique qui transporte plusieurs protocoles plutôt qu'une architecture étroitement associée à la sémantique CXL.

La spécification CXL 4.0 a accru la bande passante et introduit des capacités destinées à des systèmes plus vastes. Pourtant, une spécification ne garantit pas que les modules optiques, commutateurs, hôtes et logiciels de gestion de différents fournisseurs interopéreront avec la latence requise.

Chaque conversion électro-optique introduit un nouveau point de défaillance. Les lasers vieillissent, les connecteurs accumulent des contaminants et les conditions thermiques affectent les composants. Les ingénieurs doivent déterminer si une voie optique défaillante peut être isolée sans perturber un domaine cohérent plus vaste.

L'énergie constitue une autre contrainte. L'optique peut devenir plus efficace que les liaisons électriques à partir d'une distance et d'une bande passante suffisantes. Toutefois, les émetteurs-récepteurs et l'électronique de conversion consomment toujours de l'énergie. Le point d'équilibre dépend de la portée, du débit par voie, de l'intégration, de l'utilisation et du refroidissement.

Les comparaisons de coûts exigent la même rigueur. Le pooling peut réduire les ressources inutilisées, mais les fabrics optiques ajoutent des commutateurs, modules, contrôleurs, fibres et une complexité opérationnelle. Les économies réalisées grâce à un nombre réduit de serveurs doivent dépasser le coût total du fabric sur sa durée de service.

La latence comporte également davantage de dimensions que le temps de propagation. Un canal optique propre n'élimine ni les files d'attente, ni les nouvelles tentatives du protocole, ni la traduction d'adresses, ni le trafic de cohérence. La plage revendiquée de plusieurs centaines de nanosecondes doit se maintenir sous charge, lors de défaillances et avec des schémas d'accès mixtes.

Ces problèmes n'invalident pas le CXL longue distance. Ils définissent le travail nécessaire pour transformer une architecture en infrastructure. Les preuves décisives proviendront de systèmes de bout en bout, et non de mesures de liaisons isolées.

Le véritable affrontement oppose le scale-up cohérent au scale-out en réseau

Le CXL n'a pas besoin de remplacer Ethernet ou InfiniBand pour compter, mais il doit gagner le contrôle d'un trafic que ces réseaux gèrent aujourd'hui.

Le scale-up relie des composants afin qu'ils se comportent comme un ordinateur plus grand et étroitement couplé. Le scale-out relie des ordinateurs indépendants via un réseau. Les centres de données d'IA utilisent les deux approches, avec des liaisons propriétaires courtes à l'intérieur des systèmes et des fabrics réseau reliant les systèmes entre eux.

NVLink et NVLink Switch de NVIDIA assurent une communication étroitement couplée entre accélérateurs au sein des plateformes prises en charge. UALink vise à établir une interconnexion scale-up ouverte pour les accélérateurs. Ethernet et InfiniBand restent les principales options pour déplacer le trafic d'IA entre les racks et les grands clusters.

Le CXL partait d'une position différente. Son premier attrait concernait l'extension, la hiérarchisation et le pooling de mémoire. Il fournit des protocoles cohérents en cache sur la couche physique PCIe et prend en charge des appareils allant au-delà des seuls accélérateurs.

La proposition de Panmnesia cherche à élargir cette mission. Si les CPU peuvent adresser davantage d'accélérateurs et de mémoire partagée à travers les racks, un fabric CXL commence à ressembler à un fond de panier système pour un pod d'IA complet. Le réseau relie alors ces pods cohérents à plus grande distance.

L'argument le plus solide en faveur de cette répartition concerne les charges de travail avec des accès mémoire fréquents et fins. L'envoi de nombreuses petites requêtes sur un chemin réseau fortement dépendant du logiciel peut imposer une surcharge substantielle. La cohérence matérielle peut rendre ces accès plus directs et plus prévisibles.

Le scale-out en réseau reste mieux adapté aux services faiblement couplés et à l'isolation des défaillances. Un serveur peut redémarrer sans nécessairement perturber tous ses pairs. Les opérateurs maîtrisent la gestion Ethernet, et le marché comprend une vaste gamme de matériel compatible.

Un immense domaine de cohérence entraîne ses propres coûts de coordination. Les contrôleurs doivent suivre la propriété et les copies en cache à mesure que davantage d'appareils participent. Le trafic généré par ces mécanismes peut consommer de la bande passante même lorsque les applications ne déplacent pas de données utiles.

Le comportement en cas de panne devient particulièrement important. L'analyse envisage de remplacer un appareil défaillant plutôt que de retirer un serveur entier du service. Obtenir ce résultat exige un confinement précis des erreurs, une récupération d'état cohérente et des logiciels capables de s'adapter à une topologie modifiée.

Les frontières de sécurité évoluent également. L'accès à sémantique mémoire peut exposer les ressources différemment des services fondés sur des paquets avec des points d'extrémité explicites. Le contrôle d'accès, l'isolation, le chiffrement et l'observabilité doivent fonctionner sur l'ensemble du fabric.

L'architecture CXL officielle fournit des fondations de protocole standardisées, mais les opérateurs ont toujours besoin d'orchestration au-dessus de celles-ci. Les ordonnanceurs doivent comprendre quelle mémoire est locale, laquelle est distante et quels accélérateurs partagent les chemins les plus courts.

Les applications ne peuvent pas supposer que chaque octet d'un espace d'adressage unifié offre les mêmes performances. Le placement des pages et la hiérarchisation de la mémoire détermineront si une charge de travail bénéficie de la capacité mutualisée. Un mauvais placement peut transformer un adressage pratique en délais répétés d'accès distant.

Cela crée une opportunité pour les fournisseurs de réseaux plutôt qu'une défaite automatique. Les contrôleurs d'interface réseau intelligents, l'accès direct à la mémoire à distance et les bibliothèques collectives optimisées continuent de réduire la surcharge du scale-out. Les fournisseurs Ethernet ajoutent également un contrôle de congestion et de la télémétrie pour les charges de travail d'IA.

Le résultat probable est une hiérarchie. Les liaisons propriétaires entre accélérateurs peuvent dominer le domaine scale-up le plus court. Le CXL peut relier la mémoire et les ressources hétérogènes à travers un pod plus vaste. Ethernet ou InfiniBand peuvent relier les pods, les bâtiments et les installations géographiquement séparées.

La conception de Panmnesia importe parce qu'elle plaide pour déplacer la frontière entre ces couches. L'entreprise ne propose pas simplement davantage d'emplacements mémoire. Elle propose que le CXL assume une part plus importante du plan de communication et de contrôle du système d'IA.

Un article de synthèse n'est pas un déploiement de 960 accélérateurs

Les éléments disponibles étayent une orientation architecturale sérieuse, pas un produit fini pour centre de données ni un plan de déploiement déclaré par Meta.

La publication de Nature est une synthèse, et non le rapport d'un système achevé fonctionnant à l'échelle totale proposée. Elle combine analyse architecturale, technologies existantes et composants validés. Les lecteurs doivent distinguer chaque catégorie de preuves.

Panmnesia affirme que son contrôleur et son unité d'accélération de liaison ont achevé leur validation sur silicium. Son commutateur de fabric a été fabriqué, avec du silicium de préversion fourni. Des travaux distincts présentés à l'ISCA ont signalé un comportement stable jusqu'à 64 nœuds.

Ces étapes sont significatives pour une entreprise de semi-conducteurs sans usine. Elles montrent que certaines parties de l'architecture ont dépassé le stade des diagrammes et des modèles logiciels. Elles ne confirment pas un fonctionnement cohérent à travers 960 accélérateurs et plusieurs racks optiques.

Les comparaisons de grande échelle et de latence décrivent ce que l'architecture est censée fournir. Des charges de travail indépendantes, un trafic soutenu, des défaillances de composants et du matériel multiconstructeur pourraient révéler des contraintes que des tests plus modestes ne détectent pas.

Le rôle de Meta mérite également une formulation précise. Deux chercheurs de Meta Infra ont cosigné la synthèse et contribué à sa discussion. La publication ne contient aucun engagement de Meta à construire le fabric proposé par Panmnesia.

Le déploiement CXL décrit publiquement par Meta est Vistara, un système d'extension mémoire qui réutilise des modules DDR4 dans des serveurs plus récents. Son réseau de centre de données repose toujours sur une infrastructure fondée sur Ethernet pour les communications au-delà des systèmes individuels.

Une collaboration de recherche peut influencer de futures conceptions sans devenir une feuille de route produit. Meta évalue de nombreuses technologies, et les hyperscalers publient souvent des travaux prometteurs qui ne reçoivent jamais de déploiement à l'échelle de leur parc.

Panmnesia a également un intérêt commercial direct dans une adoption plus large du CXL. Dix auteurs sont liés à l'entreprise, et la déclaration d'intérêts concurrents de la synthèse identifie ces relations. Cela n'invalide pas l'argument technique, mais rend la validation externe essentielle.

Le chiffre de 960 accélérateurs soulève des questions pratiques. Quelle quantité d'état d'annuaire le système doit-il maintenir ? Comment le trafic de cohérence augmente-t-il lors d'écritures partagées ? À quelle vitesse le fabric récupère-t-il après la défaillance d'un commutateur, d'une liaison ou d'un point d'extrémité ?

Le logiciel constitue un autre test. Les systèmes d'exploitation peuvent exposer la mémoire CXL, mais les frameworks d'IA et les ordonnanceurs doivent décider quand l'utiliser. Un pool nominalement partagé apporte peu de valeur si le logiciel place à répétition des données sensibles à la latence loin de l'accélérateur qui les consomme.

L'interopérabilité pourrait s'avérer tout aussi difficile. Un fabric utile devrait combiner processeurs, accélérateurs, périphériques mémoire, commutateurs et liaisons optiques provenant de plusieurs fournisseurs. Des extensions propriétaires pourraient améliorer une configuration tout en affaiblissant l'argument économique en faveur d'une norme ouverte.

L'industrie devrait donc éviter deux raccourcis. Elle ne devrait pas écarter ces travaux parce que le système complet n'existe pas. Elle devrait également éviter de présenter des estimations architecturales comme des références de production.

L'interprétation la plus crédible se situe entre ces extrêmes. Panmnesia a validé du silicium pertinent et formulé un système qui répond à un réel problème de communication. Ses principales affirmations de performance et d'échelle exigent encore une démonstration de bout en bout.

Trois signaux montreront si le CXL longue distance est prêt

La prochaine phase dépend de la validation du système complet, de l'interopérabilité optique et de l'adoption logicielle plutôt que d'un nouveau diagramme architectural.

Le premier signal est un prototype inter-racks exécutant des charges de travail d'IA représentatives. Il devrait relier processeurs, accélérateurs et mémoire mutualisée via la hiérarchie de commutateurs proposée. Les résultats publiés doivent inclure la latence médiane et de queue, la bande passante en situation de contention, la consommation électrique et la récupération après les pannes.

Un test approchant l'objectif de 960 accélérateurs soutiendrait fortement l'argument de Panmnesia. Un système plus petit peut néanmoins être utile s'il explique quelles limites sont physiques, architecturales ou économiques. Des résultats limités à la simulation laisseraient ouverte la question centrale du déploiement.

Le deuxième signal est une démonstration CXL sur optique multi-fournisseurs. Elle devrait combiner silicium hôte, commutateurs, modules optiques et périphériques mémoire de fournisseurs indépendants. La conformité aux normes compte le plus lorsque les opérateurs peuvent remplacer un composant sans redessiner le fabric.

Une telle démonstration devrait indiquer la portée et le débit par voie, ainsi que la latence de conversion et l'énergie par bit transféré. Elle devrait également montrer la récupération des liaisons et la gestion des erreurs. La portée optique n'est utile que si le système qui en résulte reste administrable.

Le troisième signal concerne une prise en charge logicielle qui traite les ressources cohérentes comme une hiérarchie de performances. Les systèmes d’exploitation, les ordonnanceurs et les frameworks d’IA doivent être conscients de la topologie. Ils doivent placer l’état des modèles et les données de cache en fonction de la latence, de la capacité et de la congestion actuelle.

Les développeurs devraient surveiller les études de cas en production qui relient ce logiciel à des résultats applicatifs mesurables. Les indicateurs utiles incluent le délai avant le premier token, le nombre de tokens par seconde, le taux d’utilisation des accélérateurs et le nombre de serveurs nécessaires par charge de travail.

Pour les acheteurs en entreprise, la question centrale n’est pas de savoir si CXL est techniquement intéressant. Il s’agit de déterminer si une infrastructure composable peut améliorer l’utilisation des ressources sans compliquer le dépannage et la planification des capacités.

Pour les ingénieurs, cette proposition redéfinit ce qui constitue la frontière d’un serveur. Un service pourrait à terme adresser des ressources réparties sur plusieurs baies, tandis que le matériel gérerait la cohérence sous sa pile logicielle. Cela peut simplifier une couche tout en rendant indispensable la connaissance de la topologie ailleurs.

Pour les travailleurs du savoir et les utilisateurs d’IA, ces choix matériels influencent la réactivité des services et la capacité de contexte. Des pools de mémoire partagée plus vastes peuvent prendre en charge des conversations plus longues ou davantage de requêtes simultanées, mais seulement si les mouvements de données restent prévisibles.

Les équipes qui évaluent ces affirmations devraient conserver les articles, les détails des benchmarks et les déclarations des fournisseurs qui les étayent. Une base de connaissances technique consultable peut aider à comparer les futurs résultats aux promesses architecturales d’aujourd’hui.

La structure scale-up CXL de Panmnesia a identifié une voie crédible au-delà de la cohérence limitée à une baie. L’industrie doit désormais fournir un système optique complet, des données indépendantes sur les charges de travail et des logiciels capables d’exploiter intelligemment sa topologie. Quel fournisseur publiera ces preuves en premier ?