L’architecture CXL de Panmnesia et Meta transforme le datacenter d’IA en une seule puce

Panmnesia et Meta ont proposé une conception CXL qui coordonne jusqu’à 960 accélérateurs au sein d’un même domaine de cohérence, malgré les frontières actuelles entre racks. L’architecture CXL de Panmnesia et Meta traite un datacenter d’IA comme un seul système informatique géré, plutôt que comme un ensemble de serveurs interconnectés. Cette approche remet en cause le modèle dominant de montée en puissance des infrastructures d’IA.

La proposition figure dans une analyse des datacenters CXL publiée par Nature Reviews Electrical Engineering le 10 août 2026. Elle organise processeurs, accélérateurs, mémoire et commutateurs selon une hiérarchie contrôlée couvrant des tiroirs, des pods et une structure fabric plus large. Du matériel spécialisé réduirait les délais de communication irréguliers lorsque les requêtes traversent cette hiérarchie.

Il ne s’agit pas simplement d’une nouvelle proposition de liaison plus rapide. NVLink de Nvidia concentre les communications étroitement coordonnées entre accélérateurs au sein de systèmes tels que le GB200 NVL72. Ethernet et InfiniBand gèrent généralement le trafic entre les racks. Panmnesia et Meta souhaitent utiliser CXL, ou Compute Express Link, pour étendre plus loin dans le datacenter l’accès cohérent aux ressources.

Leur argumentation s’appuie sur deux éléments importants. Panmnesia affirme avoir fabriqué ou validé des composants essentiels de contrôleurs, de commutateurs et de traitement des liaisons. Meta a, de son côté, déjà déployé sa plateforme mémoire CXL Vistara dans une infrastructure de production.

Ces résultats rendent plus difficile de considérer CXL comme une technologie réservée aux laboratoires. Ils ne démontrent pas qu’un datacenter d’IA entier puisse déjà fonctionner comme une seule puce. Le test central consiste à déterminer si une latence prévisible, l’isolation des pannes et le contrôle logiciel résistent au-delà de déploiements soigneusement structurés.

L’architecture CXL de Panmnesia et Meta modifie l’unité de calcul

La proposition déplace la frontière architecturale du serveur ou du rack vers l’ensemble d’une structure fabric de datacenter coordonnée.

Un serveur conventionnel possède un ensemble défini de processeurs, de mémoire et de périphériques connectés. Les logiciels peuvent coordonner ces composants grâce à des chemins d’accès relativement prévisibles. Le trafic qui sort du serveur entre dans un réseau aux protocoles, délais, comportements de congestion et conditions de panne différents.

Les clusters d’IA modernes affaiblissent déjà ce modèle centré sur le serveur. Une tâche d’entraînement ou d’inférence peut mobiliser des centaines d’accélérateurs. Ces équipements échangent à répétition paramètres, gradients, embeddings et résultats intermédiaires, au lieu de traiter des requêtes entièrement indépendantes.

Ajouter des accélérateurs augmente la capacité de calcul théorique. Cela crée aussi davantage de situations où un transfert retardé peut laisser d’autres équipements en attente. Des processeurs coûteux peuvent rester inactifs pendant qu’un message tardif traverse un chemin congestionné ou inhabituellement long.

Le rapport original décrit la latence à queue lourde comme un problème central. Panmnesia affirme que la latence aller-retour mesurée au 99e percentile peut atteindre environ cinq fois la médiane dans les environnements existants. Cet écart rend l’achèvement des tâches plus difficile à prévoir à mesure que davantage d’équipements participent.

Le datacenter à puce unique proposé cherche à répondre à cette variabilité grâce à une hiérarchie régulière de tiroirs, de pods et de fabric. Les ressources sont regroupées par fonction au lieu d’être durablement assemblées dans des serveurs identiques. Les CPU peuvent occuper une catégorie de tiroirs, tandis que les accélérateurs et la mémoire en occupent d’autres.

Cette désagrégation change la manière dont les opérateurs d’infrastructure attribuent les équipements. Une charge de travail pourrait recevoir les processeurs, la mémoire et les accélérateurs dont elle a besoin sans réserver chaque composant au sein de plusieurs serveurs complets. La capacité inutilisée deviendrait plus facile à affecter ailleurs.

Elle modifie aussi la frontière de remplacement. Selon cette proposition, les opérateurs pourraient remplacer un accélérateur ou un périphérique mémoire défaillant sans considérer le serveur qui l’entoure comme l’unité de panne fondamentale. Cette approche pourrait réduire le matériel immobilisé, même si les bénéfices opérationnels nécessitent encore une validation en production.

CXL fournit le langage commun de cette conception. Il s’agit d’une norme d’interconnexion ouverte qui prend en charge les E/S, l’accès cohérent au cache et les transactions mémoire entre hôtes et périphériques connectés. La cohérence signifie que les composants participants conservent une vision uniforme des données partagées sans dépendre entièrement de copies au niveau applicatif.

CXL 3.0 a ajouté des capacités fabric et le routage basé sur les ports, qui dirige le trafic à l’aide d’identifiants attribués aux ports fabric. La norme prend en charge des topologies non arborescentes et décrit des fabrics pouvant contenir jusqu’à 4 096 nœuds. Ces capacités de protocole fournissent des fondations, pas une architecture complète de datacenter.

Panmnesia et Meta ajoutent des mécanismes de routage, d’ordonnancement et de contrôle de la latence. Le changement important n’est donc pas l’adoption de CXL à elle seule. C’est la tentative de faire en sorte qu’un grand fabric se comporte avec une partie de la discipline normalement associée à un ordinateur plus petit.

Pourquoi l’infrastructure d’IA se heurte à un mur de coordination

L’infrastructure d’IA dépend désormais autant du déplacement prévisible des données que de l’ajout de capacité de calcul.

Un nombre élevé d’accélérateurs paraît impressionnant dans les spécifications d’un système. Les performances utiles dépendent de la régularité avec laquelle ces accélérateurs échangent des données pendant une charge de travail réelle. Les opérations collectives exigent souvent que chaque participant atteigne le même point de synchronisation avant que le travail puisse continuer.

Ce comportement transforme les valeurs aberrantes lentes en coût pour l’ensemble du système. Un équipement retardé peut prolonger une opération pour tous les accélérateurs qui attendent son résultat. Un fabric offrant une bande passante moyenne élevée peut tout de même sous-performer lorsque la latence de queue reste imprévisible.

Les travaux de Meta sur les accélérateurs illustrent cette pression. Sa puce d’entraînement MTIA 300 intègre des interfaces réseau et des moteurs de communication, car les modèles de recommandation déplacent fréquemment des données. Meta indique que les tables d’embeddings peuvent contenir plus de 99 % des paramètres d’un modèle de recommandation.

Cette charge de travail produit des opérations fréquentes AllReduce, AllToAll et AllGather entre de nombreux accélérateurs. Ces opérations collectives combinent ou redistribuent les données entre les processeurs participants. Elles peuvent entrer en concurrence avec le calcul du modèle lorsque les mêmes ressources matérielles gèrent les deux activités.

Meta a conçu MTIA 300 avec des moteurs de messagerie dédiés et des chiplets réseau intégrés afin de séparer la communication du calcul. Selon les résultats MTIA 300 de Meta, son système de communication atteint jusqu’à 940 GB/s au sein d’un rack.

Meta indique également que la communication sur un modèle de recommandation en production était 3,9 fois plus rapide que sur un cluster GPU équivalent. Ce test portait sur un modèle de 150 milliards de paramètres exécuté sur 40 accélérateurs. Il s’agit toujours de résultats de charge de travail communiqués par l’entreprise, et non de comparaisons universelles.

La leçon plus large étaye l’architecture CXL de Panmnesia et Meta. La communication devient une contrainte de conception de premier ordre, depuis le boîtier du processeur jusqu’au rack et au datacenter. Optimiser chaque couche indépendamment laisse des frontières où la latence et l’utilisation des ressources se dégradent.

Les interconnexions scale-up actuelles traitent une partie de ce problème. NVLink de Nvidia fournit une communication à haute bande passante au sein des systèmes GPU pris en charge. UALink développe une alternative scale-up soutenue par l’industrie, destinée à connecter des accélérateurs de plusieurs fournisseurs.

Ethernet et InfiniBand répondent aux besoins de communication scale-out entre des clusters plus grands. Ces technologies restent essentielles, car elles fournissent des capacités matures de mise en réseau, de routage et d’exploitation. La proposition CXL ne les rend pas inutiles.

Elle remet plutôt en question le point auquel les opérateurs passent d’un accès cohérent aux ressources à un échange de messages fondé sur le réseau. Panmnesia et Meta souhaitent que cette transition intervienne plus loin de chaque équipement. Leur architecture placerait davantage d’accélérateurs et de mémoire au sein d’un même domaine contrôlé.

Cette extension exerce une pression sur Nvidia et les autres fournisseurs de systèmes. La menace ne réside pas simplement dans une autre liaison affichant un chiffre de bande passante concurrentiel. Elle tient à un modèle de système plus composable, fondé sur une spécification ouverte.

Un opérateur suivant ce modèle pourrait théoriquement mélanger les types de ressources sans adopter l’architecture complète de rack d’un seul fournisseur. Toutefois, la conformité aux normes ne garantit pas l’interopérabilité pratique. Les firmwares, systèmes d’exploitation, couches de gestion, politiques de sécurité et ordonnanceurs de charges de travail doivent également s’accorder.

La frontière concurrentielle est donc architecturale. Les systèmes propriétaires à l’échelle du rack offrent une intégration plus étroite et des performances établies. Un modèle centré sur CXL promet un domaine plus large, une allocation plus fine des ressources et une plus grande flexibilité entre fournisseurs.

Trois contrôles matériels rendent plausible le datacenter à puce unique

La conception de Panmnesia vise à borner la variation de latence, car la vitesse brute des liaisons ne suffit pas à créer un comportement système prévisible.

Le premier composant est un commutateur non bloquant à forte densité de connexions. Une forte densité de connexions permet à une couche de commutation de relier de nombreux équipements. Une conception non bloquante cherche à empêcher qu’un chemin de trafic exclue intrinsèquement une autre connexion disponible.

L’utilisation d’un nombre réduit d’étages de commutation peut diminuer le nombre de sauts. Le maintien de chemins de longueurs similaires réduit aussi l’écart entre les ressources proches et éloignées. Cette régularité compte lorsque des centaines d’accélérateurs attendent à répétition des opérations partagées.

Le deuxième composant est une unité d’accélération de liaison, ou LAU. Elle transfère le traitement répétitif des protocoles au niveau de la connexion vers un pipeline matériel dédié. Ce pipeline est destiné à rendre le traitement à chaque saut plus régulier.

Le déchargement de la gestion des protocoles peut réduire la variation temporelle introduite par le traitement généraliste. Il rend également le chemin plus facile à analyser, car du matériel défini exécute les tâches récurrentes. Panmnesia n’a pas publié suffisamment de données publiques sur les charges de travail pour établir le comportement à la pleine échelle proposée.

Le troisième composant est un contrôleur fabric combinant le contrôle CXL et PCIe. Il applique une politique commune d’ordonnancement des requêtes à l’échelle du système. Un ordonnancement cohérent compte lorsque les transactions peuvent emprunter différents chemins à travers de nombreux commutateurs et équipements.

Ensemble, ces composants traitent trois sources d’incertitude : la longueur des chemins, le traitement à chaque saut et l’ordonnancement des transactions. L’architecture cherche à rendre les délais de communication bornés plutôt que simplement rapides en moyenne.

Panmnesia affirme que le contrôleur fabric et la LAU ont achevé leur validation sur silicium. L’entreprise indique également que son commutateur fabric a été fabriqué, et que du silicium de préversion est fourni. Ces étapes distinguent le projet d’une architecture étayée uniquement par la simulation.

La publication ISCA de l’entreprise fournit un autre point de contrôle utile. Panmnesia a présenté un contrôleur CXL basé sur silicium et un commutateur de routage fondé sur les ports à l’ISCA 2026, à Raleigh, le 29 juin.

La présentation a suivi environ six mois d’évaluation par les pairs pour l’Industry Track de la conférence, selon Panmnesia. L’évaluation par les pairs renforce la base technique d’une soumission spécifique. Elle ne vérifie pas toutes les affirmations commerciales ou relatives à l’échelle des datacenters formulées ultérieurement.

L’architecture publiée indique qu’un CPU pourrait coordonner directement 16 accélérateurs. La comparaison mise en avant par Panmnesia utilise deux accélérateurs par CPU dans la configuration GB200 NVL72 de Nvidia. Cela produit la différence annoncée d’un facteur huit en coordination directe.

À travers la hiérarchie élargie, la conception prend en charge jusqu’à 960 accélérateurs au sein d’un même domaine de cohérence. Panmnesia présente cela comme environ 13 fois le nombre d’accélérateurs d’un rack basé sur NVLink. Cette comparaison reflète des périmètres architecturaux différents et ne doit pas être interprétée comme un benchmark complet des performances.

Les chercheurs estiment également que l’accès aux données pourrait passer d’une latence réseau de l’ordre de la microseconde à plusieurs centaines de nanosecondes. Cela représente approximativement une réduction d’un ordre de grandeur dans les conditions comparées. Les performances applicatives de bout en bout dépendraient toutefois encore de la contention, des logiciels, de la topologie et du placement mémoire.

La spécification officielle de la fabric CXL explique pourquoi cette topologie est techniquement envisageable. CXL 3.0 permet le partage cohérent de mémoire entre hôtes et introduit le routage basé sur les ports pour des fabrics de plus grande taille.

Pour autant, la norme ne spécifie pas l’ensemble du système de contrôle de Panmnesia. Elle définit les outils de protocole à partir desquels les fournisseurs peuvent créer des produits. Le contrôleur, le switch, le LAU et le logiciel de gestion déterminent si cette implémentation offre un comportement prévisible.

Cette distinction est importante pour les acheteurs. Un label CXL confirme la compatibilité avec certaines parties d’une norme industrielle. Il n’offre pas automatiquement le datacenter à puce unique proposé, une latence uniforme ou une planification efficace des charges de travail.

Le déploiement de Vistara par Meta fait de CXL plus qu’une simple proposition

L’expérience de Meta en production montre que CXL peut améliorer de vrais services, même si Vistara résout un problème plus restreint que la nouvelle architecture.

Meta a développé Vistara comme une plateforme de bout en bout d’extension de mémoire CXL. Elle comprend un circuit intégré spécifique à une application sur mesure, des micrologiciels, une prise en charge du système d’exploitation et des outils de déploiement à l’échelle de la flotte. Le système connecte de la mémoire supplémentaire à des serveurs qui resteraient autrement limités par leur capacité.

La capacité mémoire est un problème récurrent dans les infrastructures hyperscale. Le récit du CXL Consortium sur les travaux de Meta indique qu’environ 40 % de ses serveurs sont limités par la capacité mémoire. Ajouter des processeurs ne résout pas cette situation lorsque les applications ont besoin de jeux de données plus vastes dans une mémoire accessible.

Les configurations serveur traditionnelles encouragent le surprovisionnement. Un opérateur doit installer suffisamment de mémoire dans chaque machine pour couvrir son pic attendu. Certains serveurs finissent avec une capacité inutilisée, tandis que d’autres ne peuvent pas accueillir assez de mémoire pour une charge de travail en croissance.

L’extension mémoire CXL crée un niveau supplémentaire. Le logiciel peut placer les données moins sollicitées dans la mémoire attachée tout en conservant les données fréquemment consultées dans une mémoire locale plus rapide. La plateforme doit gérer ce placement avec soin, car les différents niveaux présentent des latences et bandes passantes différentes.

Meta a également utilisé Vistara pour connecter de la mémoire DDR4 récupérée à des systèmes plus récents conçus autour de DDR5. Cela prolonge la durée d’utilisation des composants existants et réduit la dépendance à l’installation exclusive de mémoire neuve. Cela introduit aussi un niveau plus lent nécessitant une gestion adaptée aux charges de travail.

Les résultats en production sont notables. Selon le résumé du déploiement de Vistara du CXL Consortium, Meta a déployé la plateforme sur des millions de serveurs et dans plusieurs catégories de charges de travail.

Meta affirme que l’extension CXL a réduit jusqu’à 25 % le nombre de serveurs requis pour l’inférence de machine learning désagrégée. L’entreprise rapporte également une réduction de 29 % de la latence moyenne pour les caches distribués. Ces deux chiffres décrivent des résultats de production sélectionnés, et non des garanties pour chaque service.

Le résultat concernant le cache paraît contre-intuitif, car la mémoire attachée via CXL peut être plus lente que la DRAM locale. La capacité peut néanmoins améliorer la latence applicative lorsque l’insuffisance de mémoire locale entraîne davantage de requêtes réseau coûteuses, d’évictions ou d’accès au stockage. Un niveau de mémoire plus lent peut éviter un repli encore plus lent.

Cette expérience valide plusieurs composants nécessaires à l’architecture CXL de Panmnesia et Meta. Le silicium sur mesure peut gérer le trafic CXL à l’échelle d’une flotte. Les systèmes d’exploitation peuvent exposer une mémoire étendue, tandis que les logiciels de production peuvent placer les données selon les schémas d’accès.

Vistara montre également combien d’ingénierie entoure la liaison. Le matériel seul ne décide pas quelles pages appartiennent à chaque niveau de mémoire. La télémétrie doit identifier les schémas d’accès, et le logiciel doit réagir sans déstabiliser les applications.

La nouvelle proposition étend ce défi. Elle passe de l’ajout de mémoire derrière les serveurs à la coordination de processeurs, d’accélérateurs et de mémoire à travers une grande fabric. La planification et la gestion des pannes deviennent plus complexes à mesure que le domaine de cohérence s’agrandit.

Vistara sert donc de preuve de faisabilité, et non de preuve de la vision complète. Il établit que CXL peut apporter une valeur mesurable dans des conditions de production hyperscale. Il ne démontre pas que 960 accélérateurs exécutent une même charge de travail d’IA synchronisée à travers la hiérarchie proposée.

Cette distinction évite deux erreurs opposées. Rejeter l’architecture comme spéculative ignore le déploiement de Meta et le silicium de Panmnesia. Traiter Vistara comme une validation d’un domaine de cohérence à l’échelle d’un datacenter étend les éléments de preuve au-delà de ce que Meta a rapporté.

La latence, les pannes et les logiciels restent les épreuves les plus difficiles

La plus grande promesse de l’architecture, la prévisibilité à l’échelle du datacenter, est aussi l’affirmation qui exige les preuves indépendantes les plus solides.

Un domaine de cohérence devient plus difficile à gérer à mesure qu’il s’agrandit. Chaque participant a besoin d’une vue cohérente de la mémoire partagée, tandis que les transactions doivent respecter des règles d’ordonnancement et de propriété. Davantage de dispositifs créent aussi davantage d’occasions de congestion, de pannes et d’interactions imprévues.

Panmnesia traite la variabilité des chemins avec une organisation à nombre fixe de sauts, un traitement matériel des protocoles et des politiques centralisées d’ordonnancement. Ces mécanismes sont raisonnables. Les informations publiques ne fournissent pas encore de mesures à pleine charge sur un déploiement de 960 accélérateurs.

Une estimation d’accès de plusieurs centaines de nanosecondes n’est significative qu’avec ses conditions d’exploitation. Les acheteurs ont besoin de distributions de latence à plusieurs niveaux de charge, y compris du comportement médian et en queue de distribution. Ils ont également besoin de mesures pendant des trafics simultanés de mémoire, d’accélérateurs et de contrôle.

La bande passante mérite le même examen. Une fabric prévisible peut tout de même devenir un goulot d’étranglement si de nombreux accélérateurs sollicitent la même mémoire ou effectuent un routage simultané. Les conceptions de switch non bloquantes réduisent les conflits internes, mais les liaisons attachées et les dispositifs de destination conservent des limites physiques.

Le trafic de cohérence peut consommer de la capacité sans déplacer de données applicatives. Les invalidations de cache, les changements de propriété, les nouvelles tentatives et les messages d’ordonnancement ajoutent tous du travail. Cette surcharge dépend fortement des schémas de partage des charges de travail et des décisions de placement logiciel.

La gestion des pannes crée une autre tension. La désagrégation des ressources permet aux opérateurs de remplacer un composant défectueux plutôt qu’un serveur complet. Toutefois, un domaine partagé plus vaste peut augmenter le nombre de charges de travail exposées à une panne de switch, de contrôleur ou de gestion de fabric.

L’architecture a donc besoin de frontières de panne claires. Les opérateurs doivent savoir si une liaison défaillante isole un dispositif, un plateau, un pod ou un domaine plus large. La récupération doit également préserver la cohérence des données pendant que les tâches continuent ou redémarrent.

Les frontières de sécurité deviennent plus importantes lorsque la mémoire est accessible entre les hôtes. Les spécifications CXL incluent des mécanismes d’isolation et de sécurité, les révisions ultérieures étendant les fonctions de gestion des dispositifs et de protection des liaisons. Les implémentations doivent néanmoins configurer correctement ces capacités dans le matériel et les logiciels.

L’interopérabilité multi-fournisseurs présente un risque distinct. CXL offre un protocole ouvert, mais les systèmes complets dépendent de processeurs, d’accélérateurs, de dispositifs mémoire, de switches, de micrologiciels, de systèmes d’exploitation et d’outils d’orchestration. De petites différences peuvent n’apparaître que sous un trafic de production complexe.

Le modèle verticalement intégré de Nvidia évite une partie de cette incertitude. Un fournisseur peut coordonner le matériel, les micrologiciels, les bibliothèques et la conception du système autour de composants connus. Les clients échangent de la flexibilité contre un périmètre de support plus étroit et une enveloppe de performance plus unifiée.

La fabric CXL scale-up emprunte la voie opposée. Elle promet la composabilité, un partage plus large des ressources et une moindre dépendance à un seul système d’accélérateurs. Les opérateurs acceptent davantage de travail d’intégration, à moins que les fournisseurs ne regroupent ces couches dans des plateformes prises en charge.

Le logiciel pourrait devenir la couche décisive. Un ordonnanceur doit être conscient de la topologie afin de ne pas attribuer une charge de travail à un ensemble de ressources techniquement cohérent mais mal placé. Le placement mémoire doit tenir compte de la bande passante, de la réutilisation et de la sensibilité à la latence.

Les développeurs ont également besoin d’abstractions utiles. La plupart des équipes d’IA ne géreront pas manuellement les lignes de cache à travers des centaines de dispositifs. Les frameworks et bibliothèques de communication doivent traduire le comportement des modèles en opérations efficaces sur la fabric.

L’architecture CXL de Panmnesia et Meta reste crédible parce que ses auteurs reconnaissent un problème de système, et pas seulement un problème de signalisation. Son cas commercial reste ouvert parce que la disponibilité du silicium n’est qu’un élément de la préparation au déploiement.

Trois signaux montreront si CXL peut aller au-delà du rack

Les prochaines preuves doivent relier les composants validés de Panmnesia à des résultats de charges de travail reproductibles à une échelle de production progressivement plus grande.

Le premier signal est un benchmark de système de bout en bout utilisant le silicium commercialisé ou de préproduction de Panmnesia. Il devrait inclure le contrôleur, le LAU, le switch, la pile logicielle et plusieurs plateaux de ressources. Les mesures devraient rapporter la latence médiane et en queue de distribution sous contention soutenue.

Un test convaincant comparerait également des charges de travail identiques à des configurations établies NVLink, Ethernet ou InfiniBand. Le seul nombre d’accélérateurs ne suffirait pas à trancher la comparaison. Parmi les métriques utiles figurent le temps d’exécution, l’utilisation des dispositifs, l’énergie, le comportement de récupération et la surcharge logicielle.

Si Panmnesia publie des résultats reproductibles sur plusieurs pods, l’affirmation centrale devient plus solide. Si les performances se dégradent fortement à mesure que le trafic s’étend, le datacenter à puce unique reste une direction architecturale plutôt qu’un système déployable.

Le deuxième signal est l’adoption commerciale au-delà des équipes qui ont conçu la technologie. Panmnesia indique préparer des composants validés pour une offre commerciale. Des partenaires nommés dans les serveurs, switches, mémoires ou accélérateurs montreraient si un écosystème de produits interopérables est en train de se former.

Les essais clients importent davantage que les annonces de composants. Les acheteurs devraient surveiller si un autre opérateur exécute des charges de travail de production à travers la fabric CXL scale-up complète. Un déploiement en dehors de Meta réduirait la dépendance aux ressources d’ingénierie spécialisées d’un seul hyperscaler.

L’absence d’adoption n’invaliderait pas la recherche. Elle indiquerait que les coûts d’intégration, le risque ou les alternatives propriétaires restent plus attrayants. Les normes ouvertes ne deviennent stratégiquement importantes que lorsque plusieurs fournisseurs et clients peuvent les utiliser ensemble.

Le troisième signal est la manière dont réagissent les écosystèmes d’interconnexion établis. Nvidia continue d’étendre NVLink et ses systèmes à l’échelle du rack. Les soutiens d’UALink développent une autre voie ouverte pour le scale-up des accélérateurs, tandis que les fournisseurs Ethernet réduisent la latence du trafic d’IA.

Une réponse concurrentielle directe pourrait renforcer le diagnostic de Panmnesia et Meta. Elle montrerait que des domaines de coordination plus grands et plus prévisibles sont devenus une priorité d’achat. Des systèmes propriétaires plus rapides pourraient également affaiblir la position de CXL s’ils atteignent les clients plus tôt.

CXL n’a pas besoin de remplacer tous les réseaux d’IA pour être important. L’extension, la mutualisation de mémoire et l’accès cohérent aux dispositifs peuvent apporter de la valeur aux côtés d’Ethernet, InfiniBand, NVLink ou UALink. Les architectures hybrides sont plus probables qu’une seule fabric absorbant toutes les responsabilités.

Les acheteurs d’infrastructure devraient donc distinguer trois questions. Le CXL résout-il un véritable problème de ressources ? Cette mise en œuvre peut-elle maîtriser la latence à l’échelle promise ? Le gain d’utilisation obtenu justifie-t-il sa complexité opérationnelle ?

Les résultats de Vistara chez Meta répondent à la première question pour certains services limités par la mémoire. Les composants fabriqués de Panmnesia apportent une première réponse quant à la faisabilité matérielle. La vision à 960 accélérateurs doit encore produire des éléments répondant aux deuxième et troisième questions.

Pour les développeurs, les conséquences se manifesteront à travers les frameworks plutôt que les câbles. Un meilleur mutualisation des ressources pourrait rendre disponibles des empreintes mémoire plus importantes sans multiplier les serveurs complets. Des fabrics prévisibles pourraient également réduire le temps d’inactivité des accélérateurs lors d’opérations synchronisées.

Les acheteurs d’entreprise devraient demander aux fournisseurs des données de latence par percentile, des schémas de domaines de défaillance, des matrices d’interopérabilité et des résultats sur des charges de travail en production. Un chiffre de bande passante de pointe ne peut pas expliquer le comportement d’un fabric partagé lorsque plusieurs tâches sont en concurrence.

L’architecture CXL de Panmnesia et Meta mérite l’attention, car elle associe une norme ouverte, du silicium validé et l’expérience d’un déploiement hyperscale. Son idée la plus forte est que l’informatique IA a dépassé le serveur comme frontière naturelle de conception.

Sa question non résolue est tout aussi importante. Un datacenter peut-il obtenir une coordination comparable à celle d’une puce sans hériter, à l’échelle d’un bâtiment, d’un problème de défaillance et de complexité comparable à celui d’une puce ?

Surveillez les premiers déploiements complets, et non uniquement la prochaine annonce de composants. Ils révéleront si CXL devient une véritable couche de coordination à l’échelle du datacenter ou s’il reste une technologie mémoire précieuse aux ambitions plus vastes.