Les puces PIM de Samsung et SK hynix n’étaient pas une nouvelle annonce de 2026, mais la course a évolué

Samsung et SK hynix n’ont pas annoncé le lancement conjoint d’une puce de calcul en mémoire de nouvelle génération pour octobre 2026, malgré un titre apparu récemment laissant entendre le contraire. L’événement vérifiable à l’origine de cette formulation remonte à février 2022, lorsque SK hynix préparait une présentation de sa technologie de traitement en mémoire à l’ISSCC.

Cette distinction est importante, car les puces PIM de Samsung et SK hynix s’inscrivent désormais dans une compétition bien plus vaste autour des infrastructures d’IA. Les deux entreprises sont passées d’annonces de recherche isolées à des systèmes mémoire conçus autour de l’inférence, des déplacements de données, de la capacité et de la consommation énergétique.

L’histoire initiale concernait le traitement en mémoire, ou PIM, qui exécute certains calculs dans la mémoire au lieu d’envoyer chaque opération vers un processeur distinct. La compétition actuelle est plus vaste. Samsung et SK hynix font désormais progresser différentes combinaisons de PIM, de mémoire à large bande passante, de flash, d’encapsulation et de logiciels.

Il ne s’agit pas simplement d’un affrontement entre Samsung et SK hynix autour d’une puce expérimentale. La compétition principale oppose les systèmes conventionnels centrés sur les GPU aux architectures qui rapprochent le stockage ou le calcul des données.

L’annonce rapportée remonte à l’ISSCC 2022

Les éléments disponibles indiquent une ancienne annonce de conférence, et non une présentation nouvellement programmée pour octobre 2026.

SK hynix a annoncé GDDR6-AiM le 16 février 2022. L’entreprise l’a décrit comme un produit de traitement en mémoire ajoutant des fonctions de calcul à la mémoire GDDR6.

SK hynix a indiqué qu’elle présenterait ce développement lors de l’International Solid-State Circuits Conference 2022. Cette édition de l’ISSCC s’est tenue virtuellement du 20 au 24 février de cette année-là, et non en octobre 2026.

L’annonce de l’entreprise fournit plusieurs indices correspondant au titre réapparu. Elle portait sur une puce mémoire de nouvelle génération, le calcul dans la mémoire et une apparition lors d’une grande conférence mondiale sur les semi-conducteurs.

La formulation temporelle correspond également à un article écrit peu avant cette conférence. Toutefois, SK hynix indiquait que la présentation aurait lieu « à la fin de ce mois-ci », et non au cours du mois suivant.

Selon l’annonce de GDDR6-AiM, l’échantillon combinait des fonctions de calcul avec de la GDDR6 fonctionnant à 16 gigabits par seconde. L’entreprise le destinait à l’apprentissage automatique, au calcul haute performance et au traitement de données à grande échelle.

SK hynix a affirmé que le remplacement de la DRAM conventionnelle par GDDR6-AiM pouvait accélérer certains calculs d’un facteur 16. Elle a également annoncé une réduction de 80 % de la consommation électrique en limitant les échanges entre la mémoire et les processeurs.

Il s’agissait de résultats communiqués par l’entreprise pour certaines charges de travail. Ils n’établissaient pas des gains comparables pour chaque modèle d’IA, serveur ou environnement de production.

La même période a également donné lieu à des présentations distinctes à l’ISSCC par les deux fabricants coréens de mémoire. Le dossier de presse officiel de l’ISSCC indiquait que SK hynix y présentait une conception HBM3 offrant 896 gigaoctets par seconde de bande passante.

Samsung a présenté une conception GDDR6 de 16 gigabits fonctionnant à 27 gigabits par seconde par broche. Ces présentations portaient sur des performances mémoire avancées, mais ne constituaient pas l’annonce d’un produit PIM commun.

L’histoire de Samsung avec le PIM avait commencé plus tôt. En février 2021, l’entreprise a présenté HBM-PIM, une version de mémoire à large bande passante intégrant des unités de traitement programmables dans chaque banque mémoire.

Samsung indiquait que cette conception visait l’entraînement et l’inférence d’IA, ainsi que le calcul haute performance. Son article avait également été sélectionné pour une présentation à l’ISSCC.

Les sources primaires permettent donc une conclusion plus précise. Samsung et SK hynix faisaient chacun progresser le calcul centré sur la mémoire durant le cycle ISSCC de 2021 et 2022. Elles ne présentaient pas un produit commun.

Un titre qui supprime la date d’origine peut faire passer cette évolution historique pour une actualité de dernière minute. Les lecteurs devraient traiter avec prudence les formulations relatives telles que « le mois prochain » lorsqu’un agrégateur n’affiche pas l’horodatage complet de l’éditeur.

Pourquoi le traitement en mémoire reste important en 2026

Le PIM reste pertinent, car le déplacement des données consomme désormais un temps et une énergie que la seule accélération des calculs ne peut compenser.

Un accélérateur conventionnel transfère continuellement les poids du modèle, les activations et les résultats intermédiaires entre les processeurs et la mémoire. Le processeur peut rester inactif lorsque le système mémoire ne fournit pas les données assez rapidement.

Les ingénieurs appellent cette contrainte le mur de la mémoire. Les performances des processeurs se sont améliorées plus vite que la capacité à déplacer efficacement de grands volumes de données dans un système.

Le traitement en mémoire, expliqué en termes pratiques, est moins complexe que son nom ne le suggère. Certaines opérations sont exécutées là où les données sont stockées, ce qui réduit les trajets à travers l’interface reliant la mémoire au processeur.

Cette idée ne remplace pas un CPU ou un GPU par de la DRAM ordinaire. Elle attribue plutôt des opérations adaptées à une logique spécialisée placée dans ou près du sous-système mémoire.

Cette distinction est importante. Les processeurs généralistes restent mieux adaptés au contrôle de flux et aux calculs variés. Le calcul côté mémoire fonctionne au mieux lorsqu’une charge de travail exécute de façon répétée des opérations prévisibles sur de grands ensembles de données.

L’inférence d’IA génère de nombreuses charges de travail de ce type. Un modèle de langage doit continuellement récupérer des paramètres et gérer des données temporaires lors de la génération de chaque jeton.

Les invites plus longues accentuent également la pression sur le cache clé-valeur, un ensemble de données d’attention précédemment calculées et réutilisées pendant la génération. Conserver ces informations disponibles peut réduire les calculs répétés, mais exige une capacité mémoire et une bande passante considérables.

Ajouter davantage de puissance de calcul GPU ne résout pas automatiquement ces problèmes. Si les données ne peuvent pas atteindre les unités de calcul assez rapidement, des processeurs supplémentaires peuvent augmenter les coûts et la consommation sans apporter de performances proportionnelles.

Les approches PIM cherchent à réduire ce déséquilibre. Elles peuvent exécuter des opérations telles que des calculs matriciels, des recherches, du filtrage ou la gestion des déplacements de données plus près de la mémoire.

La conception HBM-PIM originale de Samsung plaçait des unités de calcul programmables dans les banques d’une pile HBM. La HBM utilise des puces DRAM connectées verticalement afin de fournir une bande passante élevée dans un boîtier compact.

Samsung a indiqué que son prototype doublait plus que les performances du système tout en réduisant la consommation énergétique de plus de 70 % dans certaines applications. Ces chiffres provenaient des tests de Samsung et ne doivent pas être considérés comme des références indépendantes.

SK hynix a initialement suivi une voie différente avec GDDR6-AiM. La mémoire GDDR est couramment associée aux graphismes, mais sa bande passante la rend aussi utile pour l’accélération de l’IA.

L’entreprise a ensuite intégré des puces AiM dans une carte accélératrice appelée AiMX. Cet assemblage offrait une voie plus claire pour tester le PIM dans des serveurs sans reconcevoir tout un processeur autour de la mémoire.

C’est pourquoi les puces PIM de Samsung et SK hynix méritent toujours l’attention quatre ans après les rapports initiaux. Les infrastructures d’IA dépendent de plus en plus d’autre chose que du débit de pointe des GPU.

Les opérateurs évaluent désormais l’efficacité avec laquelle une plateforme sert les modèles, gère les contextes longs, administre les données en cache et évolue dans les limites de puissance. L’architecture mémoire peut affecter chacune de ces mesures.

Il en résulte un passage d’une mémoire plus rapide envisagée comme composant à une mémoire intégrée à l’architecture informatique. Ce changement accroît la valeur stratégique d’entreprises qui fournissaient auparavant des puces standardisées derrière le processeur.

La mémoire IA de Samsung contre SK hynix est désormais une compétition de systèmes

La compétition s’est étendue des caractéristiques individuelles de la mémoire à des voies complètes de déplacement, de stockage et de traitement des données d’IA.

Samsung a poursuivi le développement du PIM tout en reliant cette technologie à son portefeuille plus large de mémoire et d’encapsulation. Son avantage réside dans sa capacité à travailler sur la mémoire, la fabrication logique et l’encapsulation avancée.

Lors de Future of Memory and Storage 2026, Samsung a présenté environ 30 technologies de mémoire et de stockage. La gamme comprenait HBM4E, HBM5, LPDDR5X-PIM et des produits de stockage d’entreprise.

LPDDR5X-PIM apporte des fonctions de calcul à la DRAM basse consommation. Cette approche est donc pertinente pour les systèmes edge et les appareils où la consommation énergétique compte autant que le débit brut.

Samsung a également présenté zHBM, une architecture tridimensionnelle proposée qui place de la mémoire à large bande passante au-dessus d’un processeur. La conception vise à raccourcir les chemins de données et à répondre aux limites thermiques grâce à une structure de refroidissement dédiée.

Cette approche diffère de l’insertion d’unités de calcul dans chaque produit mémoire. Elle considère la distance physique, l’encapsulation et la chaleur comme des composantes d’un même problème de déplacement des données.

Le portefeuille mémoire de Samsung pour 2026 s’étend donc des produits HBM à court terme aux architectures de plus long terme. Certaines entrées sont des produits commercialisés, tandis que d’autres restent des échantillons, des démonstrations ou des concepts de feuille de route.

SK hynix construit sa propre pile autour de la HBM, du PIM, du flash à large bande passante et des logiciels. L’entreprise a qualifié cette orientation de stratégie de « full stack AI memory ».

Sa puce GDDR6-AiM reste le socle d’AiMX, la carte accélératrice conçue pour les charges de travail de grands modèles de langage. SK hynix a démontré AiMX dans un serveur plutôt que de limiter la technologie à une puce autonome.

En septembre 2026, l’entreprise a présenté un serveur AiMX exécutant une démonstration interactive de modèle de langage. Elle a également présenté du flash à large bande passante et une technique logicielle appelée SALT-KV.

Le flash à large bande passante, ou HBF, applique une technologie d’interconnexion verticale à la mémoire flash NAND. SK hynix le positionne comme une couche axée sur la capacité entre la HBM rapide et le stockage à semi-conducteurs conventionnel.

SALT-KV traite le cache clé-valeur créé lors de l’inférence de modèles de langage. L’entreprise affirme que son logiciel gère les informations en cache selon leurs caractéristiques et leur potentiel de réutilisation.

SK hynix soutient que ces technologies répondent à différents besoins d’inférence. Le PIM vise le décodage rapide, tandis que le HBF fournit davantage de capacité pour les charges de travail à contexte long.

Ce portefeuille illustre la compétition actuelle entre Samsung et SK hynix dans la mémoire IA. Les entreprises ne misent pas sur un successeur universel unique à la DRAM ordinaire.

Samsung met l’accent sur l’intégration de l’encapsulation, de la mémoire et de la fabrication. SK hynix assemble des niveaux de mémoire spécialisés et des logiciels autour de différents modes de service de l’IA.

Micron et d’autres fournisseurs de mémoire ajoutent une pression concurrentielle, tandis que Nvidia, AMD et les concepteurs d’accélérateurs sur mesure influencent les interfaces qui deviennent commercialement importantes. Une conception mémoire techniquement impressionnante nécessite encore la prise en charge des processeurs et la qualification des clients.

Les opérateurs cloud conçoivent également une part croissante de leur propre silicium. Leurs choix peuvent déterminer si une technologie mémoire devient une norme largement prise en charge ou reste liée à une configuration d’accélérateur étroite.

Cela rend le contrôle de la couche logicielle de plus en plus important. Les développeurs ont besoin de compilateurs, de bibliothèques, d’ordonnanceurs et d’outils de supervision qui comprennent où chaque opération doit être exécutée.

Un matériel qui exige de vastes réécritures d’applications crée des frictions. Un matériel qui apparaît via des frameworks familiers a davantage de chances de passer d’une démonstration à la production.

Le mécanisme consiste à réduire le déplacement des données

L’argument le plus solide en faveur du calcul côté mémoire n’est pas que la mémoire devienne un GPU, mais que moins d’octets doivent traverser des goulets d’étranglement coûteux.

Un serveur d’IA moderne contient plusieurs formes de mémoire et de stockage. Les registres et les caches se trouvent au plus près des cœurs de calcul, suivis par la HBM ou d’autres mémoires attachées.

La mémoire système ajoute de la capacité plus loin de l’accélérateur. Les disques SSD hébergent des ensembles de données bien plus vastes, mais avec une latence plus élevée.

Chaque transfert entre ces couches consomme de l’énergie. Il introduit aussi des délais et exige des interfaces, des contrôleurs et des ressources de packaging.

Le PIM modifie le flux de travail en plaçant des unités de calcul limitées à proximité des données stockées. Ces unités peuvent traiter des opérations adaptées avant de renvoyer des résultats plus compacts au processeur central.

Prenons un système de recommandation qui explore de grandes tables d’embeddings. Une architecture conventionnelle peut déplacer des volumes importants de données vers un processeur alors que la sortie finale ne consiste qu’en un petit ensemble de candidats.

La logique côté mémoire peut filtrer ou combiner les données près de leur source. Le processeur reçoit alors moins d’octets et passe moins de temps à attendre le trafic mémoire.

L’inférence de modèles de langage offre un autre cas d’usage. Générer du texte nécessite des accès répétés aux paramètres du modèle et aux données d’attention mises en cache.

Le PIM peut accélérer certains calculs répétitifs. Des niveaux de mémoire à haute capacité peuvent conserver davantage de données de travail du modèle à proximité du serveur, plutôt que de les recharger sans cesse depuis un stockage plus lent.

Aucune de ces méthodes n’élimine le GPU. Le GPU continue d’exécuter les calculs centraux du modèle et de coordonner son exécution.

L’objectif est un système plus équilibré. Le calcul, la bande passante, la capacité et la consommation électrique doivent évoluer ensemble, plutôt que de laisser une ressource sous-utilisée.

SK hynix a défendu cet argument lors de sa présentation au AI Infra Summit de septembre 2026. L’entreprise a déclaré que l’architecture conventionnelle GPU-HBM devenait insuffisante pour des charges allant des agents à faible latence aux services à contexte long.

Sa vitrine de mémoire IA incluait PIM, HBF, AiMX et SALT-KV. Les visiteurs pouvaient examiner le matériel et interagir avec une démonstration de modèle de langage exécutée sur un serveur équipé d’AiMX.

Cette démonstration compte davantage qu’un chiffre théorique de performance supplémentaire. Elle montre un chemin allant d’une puce mémoire à un système que les développeurs et les clients peuvent évaluer.

Toutefois, une démonstration en conférence ne prouve pas la viabilité économique en production. Elle ne peut pas établir la fiabilité à l’échelle d’une flotte, la compatibilité logicielle entre modèles, ni un coût total de possession inférieur.

Samsung fait face à la même exigence. Ses concepts de PIM et de mémoire tridimensionnelle doivent s’intégrer aux feuilles de route des processeurs, aux capacités de packaging, aux systèmes de refroidissement et aux logiciels clients.

Ce mécanisme introduit également des compromis. La logique ajoutée à la mémoire consomme de la surface de silicium et de l’énergie, tout en augmentant la complexité de conception.

Une unité PIM optimisée pour une catégorie de calcul peut devenir moins utile lorsque les architectures de modèles évoluent. Les fonctions fixes offrent de l’efficacité, mais une programmabilité générale augmente les coûts et la surcharge.

Les fabricants de mémoire doivent décider où tracer cette frontière. Trop peu de flexibilité réduit le marché, tandis qu’une flexibilité excessive recrée la complexité d’un processeur conventionnel.

Ces tensions expliquent pourquoi présenter le traitement en mémoire uniquement à travers les performances de pointe peut induire les lecteurs en erreur. Le mouvement des données est le problème, mais un déploiement utile dépend de l’ensemble du système.

Les affirmations en conférence nécessitent encore des preuves en production

La question non résolue n’est pas de savoir si le PIM fonctionne, mais s’il fonctionne suffisamment largement pour justifier une nouvelle couche matérielle et logicielle.

Les annonces d’entreprises présentent généralement des résultats issus de charges de travail choisies pour correspondre à une nouvelle architecture. Ces tests peuvent établir un potentiel technique sans prédire les performances en production.

Les affirmations initiales de SK hynix, évoquant un traitement 16 fois plus rapide et une consommation électrique réduite de 80 %, s’appliquaient à certains calculs. Elles ne décrivaient pas toutes les charges de travail et ne révélaient pas de résultat universel de déploiement.

Les précédentes affirmations de Samsung sur les performances et l’énergie étaient de même liées à des évaluations internes. Elles doivent être lues comme des mesures de fournisseur, et non comme des comparaisons indépendantes entre systèmes de production complets.

La sensibilité aux charges de travail constitue le premier risque. Le calcul côté mémoire offre le plus grand bénéfice lorsque les opérations sont répétitives, parallèles et limitées par le déplacement des données.

Les programmes avec un flux de contrôle irrégulier peuvent en tirer moins de gains. Certaines tâches peuvent aussi être limitées par le réseau, la planification du processeur ou le stockage plutôt que par la bande passante mémoire.

Le logiciel constitue un deuxième obstacle. Une puce PIM a besoin d’outils qui décident quelles opérations doivent s’exécuter dans la mémoire et lesquelles doivent rester sur l’accélérateur.

Ces outils doivent fonctionner avec des modèles et frameworks en évolution. Sinon, les clients font face à des coûts d’ingénierie susceptibles d’effacer les économies d’infrastructure.

Les standards créent un troisième défi. Les processeurs d’IA, les dispositifs mémoire et les piles logicielles proviennent de fournisseurs différents ayant des cycles de publication distincts.

Une implémentation propriétaire peut progresser plus vite au départ. Un modèle de programmation commun peut atteindre davantage de clients, mais un accord à l’échelle d’un secteur prend du temps.

La fabrication introduit une autre incertitude. Combiner logique et mémoire dense peut compliquer les tests, la gestion des rendements, le packaging et la conception thermique.

L’industrie de la mémoire possède une vaste expérience dans la production de DRAM fiable à grande échelle. Ajouter du calcul peut modifier l’économie qui rend la mémoire standardisée attrayante.

L’étendue des capacités de fabrication de Samsung lui donne plusieurs options d’intégration. Il doit néanmoins démontrer que la combinaison de ces capacités produit des systèmes fiables avec des rendements acceptables.

SK hynix occupe une position forte dans la mémoire à haute bande passante et a présenté une gamme plus large de solutions de mémoire IA. L’entreprise doit transformer cet élan technique en déploiements clients reproductibles au-delà des expositions.

C’est ici que Samsung vs SK hynix AI memory devient moins simple qu’un concours de spécifications. Des architectures différentes peuvent réussir dans différentes parties du marché.

Samsung peut trouver de meilleures opportunités dans des boîtiers étroitement intégrés ou des appareils à faible consommation. SK hynix peut gagner du terrain avec des cartes accélératrices, des systèmes d’inférence spécialisés ou des architectures de mémoire empilée.

Les deux entreprises dépendent aussi de clients qui contrôlent les conceptions d’accélérateurs. Nvidia, AMD, les fournisseurs de cloud et d’autres développeurs de puces peuvent soutenir, remodeler ou contourner l’architecture privilégiée d’un fournisseur de mémoire.

La preuve la plus solide serait donc un déploiement de production nommé, avec des résultats reproductibles sur les charges de travail. Les clients devraient divulguer les performances, l’énergie, l’utilisation et les coûts logiciels dans des conditions réalistes.

Sans cette preuve, les lecteurs devraient distinguer trois étapes de progrès. Un article de recherche établit la faisabilité, un prototype démontre l’intégration et un produit commercial qualifié établit la préparation des clients.

Le titre réapparu décrivait à l’origine les deux premières étapes. Il ne doit pas être interprété comme la preuve que les puces PIM de Samsung et SK hynix avaient déjà atteint une large adoption commerciale.

Trois signaux indiqueront si le PIM devient un marché

La qualification par les clients, le support logiciel et une économie d’inférence reproductible détermineront si les produits de calcul en mémoire dépassent les déploiements spécialisés.

Le premier signal est une plateforme de production identifiée adoptant PIM ou AiMX. Un déploiement confirmé sur serveur ou accélérateur montrerait qu’un client a accepté les compromis matériels, logiciels et de fiabilité.

La qualité de cette divulgation importe. Un pilote, un protocole d’accord ou un partenariat d’exposition n’a pas le même poids qu’un système expédié et disponible pour les clients.

Une adoption en production renforcerait l’idée que les fournisseurs de mémoire peuvent capter davantage de valeur du calcul IA. Une dépendance continue à la HBM conventionnelle affaiblirait les affirmations d’une transition architecturale.

Le deuxième signal est le support dans les logiciels d’IA grand public. Les développeurs devraient surveiller l’intégration aux compilateurs, les kernels optimisés, les interfaces de programmation ouvertes et la planification au niveau des frameworks.

Le logiciel détermine si les applications peuvent utiliser du matériel spécialisé sans être réécrites autour d’un seul fournisseur. Il détermine aussi si le système s’adapte à l’évolution des structures de modèles.

Des outils largement disponibles renforceraient le marché des puces PIM de Samsung et SK hynix. Des logiciels fragmentés ou fermés les limiteraient aux clients capables de maintenir une infrastructure sur mesure.

Le troisième signal est une économie d’inférence mesurée de manière indépendante. Les comparaisons utiles devraient inclure la latence, le débit, l’énergie, la capacité mémoire et l’utilisation sur plusieurs types de modèles.

L’inférence à contexte long mérite une attention particulière, car ses besoins de cache exercent une pression directe sur la capacité mémoire. Les agents interactifs rapides constituent un autre test, car ils mettent l’accent sur une faible latence.

Si le PIM, le HBF ou la mémoire tridimensionnelle améliorent ces mesures sans exiger un travail logiciel excessif, le calcul centré sur la mémoire deviendra plus convaincant. Si les gains disparaissent en dehors de démonstrations sélectionnées, les architectures d’accélérateurs conventionnelles conserveront leur avantage.

Les lecteurs devraient également séparer le PIM du succès plus large de la HBM. La HBM est déjà devenue essentielle aux accélérateurs d’IA haute performance, mais cela ne garantit pas l’adoption du calcul à l’intérieur de la mémoire.

Le résultat le plus probable à court terme est une hiérarchie mixte. Les GPU resteront centraux, tandis que des couches spécialisées de mémoire et de stockage traiteront les charges qui bénéficient d’une plus grande bande passante, capacité ou d’un traitement local.

Samsung et SK hynix se préparent à ce résultat avec différentes combinaisons de technologies. Leurs stratégies suggèrent que les futurs systèmes d’IA ne dépendront pas d’un seul type de mémoire.

Le changement plus vaste est conceptuel. Les fournisseurs de mémoire décrivent de plus en plus leurs produits comme des éléments actifs de l’infrastructure IA plutôt que comme des composants de stockage passifs.

Ce changement augmente les enjeux pour les entreprises de processeurs. Il donne aussi aux opérateurs de cloud davantage de choix sur l’endroit où les données sont stockées, déplacées et traitées.

Les développeurs et acheteurs d’entreprise devraient surveiller les déploiements plutôt que les intitulés de conférences. La question importante est de savoir si une nouvelle architecture mémoire améliore une charge de travail réelle une fois les coûts d’intégration pris en compte.

Le rapport original reste utile comme repère historique. Il a saisi le moment où les plus grands fabricants de mémoire coréens ont publiquement contesté la séparation traditionnelle entre calcul et stockage.

Quatre ans plus tard, l’idée n’a pas disparu. Elle s’est étendue à des feuilles de route concurrentes pour le PIM, la HBM, la mémoire flash à haute bande passante, le packaging avancé et les logiciels sensibles à la mémoire.

La prochaine annonce significative ne sera pas une nouvelle promesse que la mémoire peut calculer. Ce sera la preuve que les clients peuvent déployer la technologie de façon répétée, mesurer ses bénéfices et la prendre en charge face à l’évolution des charges de travail d’IA.

Pour toute personne évaluant une infrastructure IA, c’est le test pratique à suivre. Recherchez des systèmes identifiés, des logiciels accessibles et des résultats tiers avant de considérer la prochaine démonstration en conférence comme une transition de marché.