SK hynix ouvre HBF à l’industrie, mais le vrai test reste le matériel

SK hynix a publié la première spécification High Bandwidth Flash, transformant une couche mémoire proposée pour l’IA en un plan technique ouvert. L’annonce du 4 août a été largement relayée par Google News, mais l’enjeu essentiel se situe au-delà du titre. HBF promet des capacités pouvant atteindre 512 Go et une bande passante jusqu’à 3,0 To/s, mais aucun système HBF commercial n’a encore validé ces objectifs.

La spécification, élaborée avec Sandisk via l’Open Compute Project, décrit une mémoire flash NAND placée entre la High Bandwidth Memory et les disques SSD classiques. Elle vise l’inférence IA, où les accélérateurs relisent continuellement de grands ensembles de poids de modèles pour répondre aux requêtes des utilisateurs. Google et le développeur de processeurs IA Tenstorrent ont rejoint le consortium, apportant à l’initiative des utilisateurs potentiels au-delà de ses deux fournisseurs de mémoire.

Il ne s’agit pas d’OpenAI annonçant une technologie mémoire. Le terme « ouvert » décrit la spécification et son modèle de développement, et non le créateur de ChatGPT. La véritable confrontation oppose une couche mémoire ouverte privilégiant la capacité à la pratique établie consistant à placer les modèles principalement dans de coûteuse mémoire HBM. SK hynix dispose désormais d’une spécification, de partenaires crédibles et d’objectifs ambitieux. Il lui faut encore du silicium fonctionnel, la prise en charge des accélérateurs et une économie de production viable.

SK hynix transforme HBF en spécification ouverte

Cette publication donne aux concepteurs de systèmes une cible HBF commune, mais pas encore un produit fini.

SK hynix et Sandisk ont présenté la spécification à l’ouverture de la conférence Future of Memory and Storage à Santa Clara, en Californie. L’événement s’est tenu du 4 au 6 août 2026. Leur annonce faisait suite à environ six mois de travaux de normalisation menés dans le cadre d’un groupe de travail de l’Open Compute Project.

Les entreprises avaient lancé ce groupe de travail au siège de Sandisk à Milpitas le 25 février. Elles avaient alors décrit HBF comme une nouvelle couche entre la HBM et le stockage SSD. La spécification désormais publiée définit pour ce concept des capacités, des classes de performances, des interfaces, des exigences de conditionnement et des lignes directrices de fiabilité.

La première version couvre des boîtiers utilisant des configurations de puces NAND empilées sur huit ou 16 niveaux. La capacité maximale atteint 512 Go par empilement. Selon l’annonce publiée et les analyses techniques ultérieures, trois niveaux de performances couvrent une plage d’environ 0,4 To/s à 3,0 To/s.

Cette plage est importante, car HBF ne correspond pas à un niveau de performances unique et fixe. Les niveaux inférieurs peuvent privilégier la capacité et l’efficacité, tandis que les implémentations ultérieures peuvent viser une bande passante plus proche de celle de la HBM avancée. Cette flexibilité signifie également que le plafond de 3,0 To/s ne doit pas être interprété comme une garantie pour les premiers produits commercialisés.

HBF utilise de la mémoire flash NAND, la technologie non volatile présente dans les SSD, plutôt que la DRAM employée par la HBM. Une mémoire non volatile conserve les données stockées sans alimentation continue. Toutefois, une NAND ordinaire ne peut pas alimenter un accélérateur IA à des vitesses proches de celles de la HBM.

HBF comble cet écart en empilant des puces NAND spécialisées et en accédant à de nombreux réseaux internes en parallèle. Une puce logique de base gère ces connexions et présente un chemin bien plus large vers le processeur. Le boîtier qui en résulte s’apparente à la philosophie de conception étroitement couplée de la HBM tout en conservant l’avantage de densité de la NAND.

La spécification adopte également Universal Chiplet Interconnect Express, ou UCIe, pour les connexions entre HBF et processeurs hôtes. UCIe est une interconnexion ouverte puce à puce qui permet aux chiplets d’échanger des données à l’intérieur d’un même boîtier. Son inclusion offre aux concepteurs de CPU, GPU et accélérateurs une voie d’intégration commune.

La spécification UCIe ne rend pas l’interopérabilité automatique. Les fournisseurs doivent toujours développer des contrôleurs, la gestion mémoire, la gestion des erreurs, le conditionnement, le firmware et le support logiciel. Elle réduit toutefois le risque que chaque fournisseur HBF crée une liaison physique incompatible.

La publication via l’Open Compute Project est tout aussi importante. Les spécifications OCP visent à établir des exigences partagées que plusieurs entreprises peuvent mettre en œuvre. Son cadre de contribution distingue les spécifications de base à large portée des documents détaillés sur des produits prêts pour la fabrication.

Cette distinction définit l’état actuel de HBF. SK hynix et Sandisk ont fait progresser l’idée au-delà des présentations et des discussions privées. Elles n’ont pas livré de composant prêt à fabriquer que les constructeurs de serveurs peuvent commander et qualifier.

Pour les lecteurs arrivant via Google News, cette différence est le premier fait à retenir. SK hynix a dévoilé une spécification standard, et non une pile mémoire de 512 Go disponible dans le commerce. L’annonce définit la destination et certaines des routes qui y mènent.

Pourquoi l’inférence IA a besoin d’une autre couche mémoire

HBF existe parce que l’inférence IA exige à la fois un accès rapide et bien plus de capacité que la HBM ne peut fournir de façon économique.

L’entraînement reçoit l’essentiel de l’attention du public, mais l’inférence transforme un modèle entraîné en service exploité en continu. Pendant l’inférence, les processeurs accèdent de manière répétée aux poids du modèle, aux données d’attention et au contexte mis en cache. Les modèles plus grands et les conversations plus longues augmentent la quantité de données qui doit rester proche du calcul.

La HBM assure la partie la plus rapide de cette charge de travail. Elle empile des puces DRAM à côté d’un accélérateur et les connecte par une interface large. Cette conception offre une bande passante exceptionnelle et une faible latence, mais la capacité reste limitée et la fabrication est complexe.

Les SSD résolvent le problème de capacité à un coût par bit inférieur. Toutefois, les données doivent traverser les contrôleurs et interfaces de stockage avant d’atteindre l’accélérateur. Ce chemin ajoute de la latence et fournit une bande passante bien moindre que la mémoire au niveau du boîtier.

Les constructeurs de systèmes font donc face à un choix inconfortable. Ils peuvent acheter davantage d’accélérateurs équipés de HBM pour contenir un grand modèle, même lorsque les ressources de calcul restent sous-utilisées. Ils peuvent aussi déplacer les données du modèle depuis des SSD et accepter des réponses plus lentes.

HBF cherche à créer une troisième option. Elle place des centaines de gigaoctets de NAND persistante bien plus près du processeur et accède à cette NAND par des canaux fortement parallélisés. Les données fréquemment modifiées peuvent rester dans la HBM, tandis que de grands ensembles de poids peuvent résider dans HBF.

Cette approche est particulièrement pertinente pour les modèles à mélange d’experts. Ces modèles contiennent de nombreux groupes de paramètres spécialisés, mais n’en activent qu’un sous-ensemble pour chaque jeton. Leur besoin total en capacité peut être énorme, même lorsque chaque étape d’inférence ne touche qu’un ensemble de travail plus réduit.

Un niveau privilégiant la capacité pourrait conserver davantage d’experts près de chaque accélérateur. Le logiciel déplacerait les données actives dans la HBM ou y accéderait directement depuis HBF, selon l’architecture finale. L’une ou l’autre méthode pourrait réduire les transferts depuis des SSD distants et diminuer le nombre d’accélérateurs nécessaires uniquement pour la capacité mémoire.

Sandisk avait auparavant modélisé HBF avec le modèle Llama 3.1 405B de Meta. L’entreprise a indiqué que les performances simulées de lecture des poids se situaient à moins de 2,2 % d’un système hypothétique disposant d’une capacité HBM illimitée. Ce résultat reste une simulation de l’entreprise, et non une référence de production indépendante.

Son analyse de l’architecture HBF décrit également un empilement de 16 puces offrant 512 Go. Sandisk a déclaré que cette conception pourrait se rapprocher étroitement de l’encombrement, de la hauteur d’empilement et du profil énergétique de HBM4. Ces éléments restent des objectifs de développement tant que les produits physiques n’ont pas été testés.

La comparaison ne doit pas laisser entendre que la NAND est devenue de la DRAM. La HBM conserve des avantages fondamentaux en matière de latence et d’endurance. HBF est destinée à compléter la HBM pour les charges d’inférence à forte intensité de lecture, et non à remplacer chaque octet de mémoire d’accélérateur.

Ce positionnement distingue l’annonce d’une simple histoire de SSD plus rapide. HBF place la mémoire flash dans le boîtier du processeur et l’expose via une interface orientée mémoire. L’architecture modifie l’emplacement des données, la manière dont les processeurs y accèdent et la répartition du travail entre les niveaux de mémoire.

Elle pourrait aussi influencer les coûts des services IA. Si un accélérateur peut adresser beaucoup plus de données de modèles, les opérateurs pourraient avoir besoin de moins de systèmes répliqués pour les charges de travail limitées par la capacité. Cela compterait lorsque la capacité mémoire, plutôt que le débit arithmétique, détermine le nombre de serveurs.

L’opportunité dépasse les modèles de pointe. Les systèmes de récupération d’information, les moteurs de recommandation et les charges de travail de recherche vectorielle maintiennent de grandes collections de données que les processeurs relisent continuellement. Les systèmes en périphérie pourraient également conserver localement de plus grands modèles sans dépendre de transferts constants depuis un stockage plus lent.

Aucun de ces scénarios n’est garanti. Le logiciel doit placer intelligemment les données entre HBM, HBF et SSD. Les charges de travail comportant des écritures fréquentes ou des exigences de latence strictes peuvent rester mal adaptées. La valeur de HBF dépend de l’adéquation entre les bonnes données et le bon niveau.

Le principal enjeu oppose la capacité HBF à la dépendance à la HBM

SK hynix ne cherche pas à battre la HBM dans chaque tâche ; l’entreprise remet en cause l’hypothèse selon laquelle l’inférence doit tenir principalement dans la HBM.

Cette distinction rend la proposition HBF plus crédible. Une confrontation directe entre NAND et DRAM mettrait en évidence les limites de la NAND en matière de latence et d’endurance. Une conception à plusieurs niveaux demande plutôt si chaque poids de modèle mérite une place dans la mémoire la plus rapide et la plus chère.

Selon la spécification initiale, une pile HBF peut contenir jusqu’à 512 Go. Les piles HBM actuelles offrent une capacité bien plus faible, même si les nouvelles générations augmentent leur densité. HBF peut donc placer un bassin de données persistantes beaucoup plus vaste à côté de l’accélérateur.

La classe de performances HBF la plus élevée atteint une bande passante annoncée de 3,0 To/s. Ce chiffre entre dans le territoire de bande passante associé aux piles HBM individuelles de prochaine génération. Toutefois, la spécification couvre une large plage commençant près de 0,4 To/s, et la seule bande passante ne révèle pas la latence d’accès.

Un processeur peut également utiliser plusieurs piles HBM simultanément. Comparer une pile HBF à une pile HBM ne décrit pas la bande passante d’un accélérateur complet. Les systèmes réels combineront probablement les deux technologies et attribueront à chacune un rôle différent.

La spécification ouverte exerce une pression sur davantage que les fournisseurs de HBM. Elle remet aussi en question les fournisseurs d’accélérateurs qui contrôlent des systèmes mémoire étroitement intégrés. Nvidia, AMD, Google et d’autres concepteurs de puces doivent décider si HBF apporte une valeur suffisante pour justifier de nouveaux contrôleurs, boîtiers et logiciels.

La participation de Google apporte au consortium une importante source de connaissances sur les charges de travail. Google exploite de grands services IA et conçoit ses propres Tensor Processing Units. Son implication indique qu’au moins un opérateur hyperscale voit un intérêt à explorer un niveau mémoire riche en capacité.

Elle ne confirme pas l’adoption dans un futur TPU. L’annonce du consortium ne contient aucun engagement produit de Google, calendrier de déploiement ni volume d’achat. La participation peut influencer une norme sans aboutir à un appareil commercial.

Tenstorrent apporte une perspective différente. L’entreprise développe des processeurs IA et utilise des stratégies d’architecture ouverte orientées chiplets. HBF connectée par UCIe s’inscrit dans cette approche, bien que Tenstorrent n’ait pas annoncé de processeur commercialisé intégrant HBF.

Les entreprises absentes de l’annonce comptent autant que celles qui y figurent. Nvidia, AMD, Intel, Micron, Samsung, Kioxia, Broadcom, Marvell et Qualcomm n’ont pas été identifiés comme participants. Leur éventuel soutien élargirait l’écosystème des fournisseurs et des processeurs.

Une spécification ouverte peut réduire les barrières à l’adoption, mais elle modifie également la dynamique concurrentielle. SK hynix et Sandisk partagent suffisamment d’éléments de l’interface pour encourager d’autres implémentations. Si HBF réussit, des concurrents pourraient entrer sur le marché et faire baisser les prix ou les marges.

C’est le compromis nécessaire pour devenir une norme. Une interface propriétaire peut protéger un fournisseur, mais peiner à obtenir une large prise en charge par les processeurs. Une interface ouverte peut favoriser l’adoption tout en déplaçant la concurrence vers la fabrication, le packaging, le rendement et la qualité des contrôleurs.

SK hynix comprend les deux volets de cette équation. L’entreprise est devenue une force majeure de la mémoire pour l’IA grâce à la fabrication de HBM et à des partenariats étroits avec les fabricants d’accélérateurs. Avec HBF, elle peut relier son expertise DRAM, son portefeuille NAND et ses capacités avancées de packaging.

Sandisk apporte le concept HBF originel et la technologie de procédé NAND. Son accord de normalisation de 2025 visait une bande passante comparable à celle de la HBM, avec une capacité huit à 16 fois supérieure. Il a également établi une feuille de route initiale pour les échantillons.

Le partenariat réunit donc des motivations complémentaires. Sandisk veut rapprocher la mémoire flash du calcul IA. SK hynix veut fournir une part plus importante de la hiérarchie mémoire plutôt que de préserver la HBM comme unique couche haut de gamme.

C’est pourquoi cette histoire dépasse largement son traitement dans Google News. La première spécification crée un espace où les fabricants de mémoire, les concepteurs de processeurs et les opérateurs cloud peuvent négocier une architecture commune. Le vainqueur ne sera pas déterminé par le seul document.

La spécification conserve un déficit de crédibilité matérielle

Le principal risque de HBF est simple : ses chiffres les plus séduisants décrivent une spécification et des projections de fournisseurs, et non du silicium de production qualifié.

Fournir 512GB dans un empilement dense pose des défis de fabrication. Seize puces NAND spécialisées doivent être connectées de manière fiable via un packaging avancé. L’empilement doit présenter un comportement thermique acceptable, une déformation maîtrisable, un rendement suffisant et une puce logique capable de coordonner un parallélisme massif.

La bande passante constitue un autre défi. Les matrices NAND doivent fonctionner simultanément pour approcher les classes de performances proposées. Le contrôleur doit planifier les lectures, corriger les erreurs, gérer les blocs défectueux et maintenir un service prévisible sous des charges exigeantes.

La latence reste moins clairement définie que la bande passante. Un débit maximal de 3.0TB/s indique quelle quantité de données peut être déplacée dans des conditions favorables. Il ne précise pas la vitesse de retour d’une petite requête, ni l’évolution des performances selon des schémas d’accès irréguliers.

L’inférence IA diffuse souvent de grands poids de modèles, ce qui convient mieux à la mémoire flash qu’aux écritures transactionnelles aléatoires. Toutefois, les caches d’attention et d’autres états d’exécution peuvent évoluer rapidement. Ces structures peuvent encore nécessiter de la HBM ou de la DRAM conventionnelle.

L’endurance doit également être démontrée sur le terrain. HBF repose sur la NAND, qui supporte un nombre fini de cycles de programmation et d’effacement. Le stockage de modèles principalement lu atténue cette préoccupation, mais les systèmes de production exigent toujours des mises à jour, des rééquilibrages et une récupération après panne.

Les affirmations relatives à la consommation énergétique nécessitent elles aussi une validation indépendante. La NAND conserve les données sans alimentation de rafraîchissement, ce qui lui confère un avantage théorique sur la DRAM. Pourtant, la puce de base, l’interface large, la correction d’erreurs et l’accès parallèle aux matrices consomment tous de l’énergie.

La précédente fiche technique de Sandisk décrivait un objectif de première génération de 1.6TB/s et 512GB dans un empilement de 16 puces. Elle revendiquait également l’un des coûts par bit les plus bas parmi les technologies de mémoire. Ni SK hynix ni Sandisk n’ont publié de prix commercial définitif ni de coût total de système vérifié.

L’économie du système inclura davantage que les puces NAND. Le packaging avancé, la puce de base du contrôleur, l’intégration UCIe, le refroidissement, la conception de la carte et le développement logiciel ajoutent tous des coûts. Les pertes de rendement deviennent particulièrement importantes dans les empilements élevés contenant de nombreux composants.

La large plage de 0.4TB/s à 3.0TB/s prévue par la spécification crée une autre incertitude. Elle peut prendre en charge plusieurs générations de produits, mais rend les affirmations générales sur les « performances HBF » moins utiles. Les acheteurs devront examiner le niveau de performance, la capacité, la latence, l’endurance et la consommation de chaque implémentation.

Il existe également une boucle d’adoption. Les fournisseurs de mémoire ont besoin d’engagements de la part des fabricants de processeurs avant d’investir massivement dans la production. Les fournisseurs de processeurs veulent des échantillons fiables et plusieurs fournisseurs avant de repenser leurs packages. Les opérateurs cloud veulent des systèmes testés avant de réécrire les logiciels de gestion de la mémoire.

Les normes ouvertes peuvent briser cette boucle en offrant à chaque participant une cible stable. Elles ne peuvent pas éliminer le risque financier. Le consortium HBF doit transformer l’intérêt suscité en conceptions de référence, contrôleurs, outils de validation et engagements d’achat.

La feuille de route publique la plus favorable provenait de Sandisk en 2025. Elle visait les premiers échantillons de mémoire HBF au cours du second semestre 2026. Elle prévoyait des échantillons de dispositifs d’inférence IA utilisant HBF début 2027.

La feuille de route d’échantillonnage n’est pas devenue un calendrier de production en volume. Les échantillons permettent aux partenaires de tester la faisabilité. Ils n’établissent ni le rendement, ni la disponibilité, ni la fiabilité en centre de données.

Cet écart doit orienter la manière dont les lecteurs interprètent l’annonce. SK hynix n’a pas démontré que HBF résout le mur de la mémoire pour l’inférence. L’entreprise a publié une proposition détaillée pour construire et connecter le matériel concerné.

Le point de vue sceptique le plus solide n’est pas que HBF manque d’utilité. Le problème de capacité mémoire est réel, et les architectures à niveaux constituent une réponse d’ingénierie établie. La question est de savoir si cette implémentation précise peut apporter suffisamment de bénéfices une fois prises en compte la latence, le packaging, les logiciels et les coûts.

HBF ouvert met sous pression le marché plus large de la mémoire

La spécification oblige les entreprises de mémoire et d’accélérateurs à réagir, même si elles décident de ne pas adopter HBF.

Samsung et Micron concurrencent directement SK hynix dans la HBM. Kioxia concurrence dans la NAND et partage des liens de fabrication avec Sandisk. Chacun doit désormais choisir entre participer, développer une implémentation compatible ou promouvoir une autre solution.

Rejoindre le mouvement renforcerait la légitimité de HBF, mais exposerait les participants à une norme initialement façonnée par SK hynix et Sandisk. Rester à l’écart préserve l’indépendance stratégique, mais risque de laisser deux concurrents définir une interface émergente.

Les fournisseurs d’accélérateurs font face à un calcul similaire. Un niveau flash riche en capacité pourrait leur permettre de prendre en charge des modèles plus grands sans ajouter une capacité HBM équivalente. Il pourrait aussi compliquer la conception des packages et réduire la simplicité de leur architecture mémoire existante.

La position de Nvidia mérite une attention particulière, car ses accélérateurs constituent le socle d’une grande partie du marché actuel de l’infrastructure IA. Nvidia n’a pas annoncé l’adoption de HBF. Sans prise en charge par les principales plateformes d’accélérateurs, HBF pourrait rester limitée au silicium personnalisé et aux systèmes d’inférence spécialisés.

La participation de Google compense partiellement ce risque. Un hyperscaler disposant de processeurs personnalisés peut adopter une nouvelle architecture mémoire sans attendre la feuille de route d’un GPU commercial. Un déploiement interne réussi pourrait fournir des preuves techniques et un volume significatif.

Tenstorrent peut tester si l’interface ouverte fonctionne pour un écosystème de processeurs plus restreint. Sa participation élargit également le consortium au-delà des entreprises établies de mémoire et de cloud. Toutefois, aucun des participants ne garantit actuellement une adoption de masse.

L’effort HBF suit un schéma établi dans le matériel de centre de données. Quelques entreprises définissent une interface commune, la publient via une organisation sectorielle et recrutent des utilisateurs avant que les produits n’arrivent à maturité. Le succès dépend de la perception par les concurrents de l’interopérabilité comme plus précieuse que le contrôle.

La HBM a suivi un parcours institutionnel différent, via les normes JEDEC et une coordination étroite entre les fournisseurs de mémoire et les concepteurs de processeurs. Le parcours de HBF via l’OCP rapproche les opérateurs cloud et les architectes systèmes du processus de spécification.

Cette approche convient à la charge de travail visée. L’infrastructure d’inférence IA couvre les processeurs, la mémoire, le stockage, les réseaux, l’orchestration et les logiciels applicatifs. Optimiser le seul composant mémoire négligerait d’importants goulets d’étranglement systémiques.

Un empilement HBF de 512GB ne peut pas améliorer les performances lorsque les logiciels demandent à répétition de minuscules blocs dispersés. Il devient plus utile lorsque les compilateurs et les runtimes organisent les poids pour de longues lectures séquentielles. L’architecture système détermine si la bande passante annoncée se traduit en travail productif.

Les développeurs pourraient donc rencontrer HBF via les logiciels avant de consulter les spécifications matérielles. Les frameworks auront besoin de politiques d’allocation, d’outils de profilage et de contrôles de placement. Les opérateurs auront besoin d’une observabilité couvrant les niveaux HBM, HBF et SSD.

Cela rappelle le travail plus général de gestion de l’information selon sa pertinence et sa fréquence d’accès. Une base de connaissances interrogeable sépare également le contexte actif de collections conservées plus vastes. HBF applique une hiérarchie similaire aux données machine à la vitesse du matériel.

L’analogie a ses limites, mais le principe est utile. La ressource la plus rapide reste rare. Les systèmes s’améliorent lorsqu’ils conservent à proximité les informations immédiatement nécessaires et déplacent les éléments moins urgents vers une couche de soutien plus vaste.

C’est l’argument stratégique de HBF. Il n’a pas besoin de remplacer la HBM pour devenir important. Il doit rendre la capacité HBM moins déterminante pour un ensemble significatif de charges de travail d’inférence.

Ce qu’il faut surveiller après l’effacement des gros titres de Google News

Trois signaux détermineront si HBF devient une norme de mémoire pour l’IA ou demeure une architecture ambitieuse sur le papier.

Le premier signal est la livraison d’échantillons physiques. La feuille de route publique de Sandisk visait des échantillons de mémoire HBF au cours du second semestre 2026. Des packages fonctionnels permettraient aux partenaires de mesurer la latence, la bande passante soutenue, l’endurance, les performances thermiques et la consommation dans des conditions reproductibles.

Des résultats proches des classes de performances annoncées renforceraient l’idée qu’une NAND massivement parallèle peut servir de mémoire proche du processeur. Des retards ou des écarts importants entre performances de pointe et performances soutenues affaibliraient l’argument de la spécification en faveur de la capacité.

Le benchmark le plus utile comparerait des systèmes complets, et non des packages isolés. Il devrait mesurer les tokens par seconde, le délai avant le premier token, l’énergie par token et le coût total du serveur. Il devrait également révéler quelle quantité de données reste dans la HBM.

Le deuxième signal est une conception de processeur identifiée. Google et Tenstorrent ont rejoint le consortium, mais aucun n’a annoncé d’accélérateur de production avec HBF. Une puce, un package ou une plateforme de référence concrète montrerait que le travail d’intégration est allé au-delà d’une participation consultative.

Un échantillon de dispositif d’inférence au début de 2027, conforme au calendrier antérieur de Sandisk, étayerait les affirmations du consortium sur son exécution. Le silence des partenaires de processeurs suggérerait que le travail de packaging ou de logiciel reste non résolu.

L’adhésion de Nvidia, AMD ou d’un autre fournisseur d’accélérateurs commerciaux serait particulièrement significative. Leur participation étendrait HBF au-delà des systèmes personnalisés et améliorerait ses chances d’attirer plusieurs fournisseurs de mémoire.

Le troisième signal est un soutien plus large des fournisseurs et des logiciels. Une norme ouverte devient résiliente lorsque des entreprises indépendantes peuvent construire des composants compatibles. Samsung, Micron, Kioxia, les fournisseurs de contrôleurs, les entreprises de packaging et les opérateurs cloud sont donc essentiels.

Le soutien logiciel compte tout autant. Les frameworks d’IA doivent reconnaître HBF comme un niveau distinct et placer les données selon les schémas d’accès. Sans cette couche, les développeurs seraient confrontés à des réglages manuels et à des performances inconstantes.

L’annonce d’août de SK hynix établit un jalon important. L’entreprise et Sandisk ont défini les capacités, les niveaux de performance, les configurations d’empilement, la connectivité et les objectifs de fiabilité. Google et Tenstorrent ont apporté une participation industrielle crédible.

L’annonce ne tranche pas les questions les plus difficiles. Aucun système de production public n’a démontré l’équilibre revendiqué entre capacité, bande passante, latence, consommation énergétique et coût. Aucun grand fournisseur d’accélérateurs n’a adopté l’interface.

Les lecteurs qui suivent cette actualité via Google News devraient surveiller ces trois signaux plutôt qu’une nouvelle vague de comparaisons théoriques. Recherchez du silicium mesuré, un accélérateur identifié et d’autres implémenteurs indépendants.

Si les trois se concrétisent, HBF pourrait devenir un complément pratique à HBM et aux SSD. Si seules les spécifications et les simulations s’accumulent, le secteur continuera de répondre aux besoins de capacité pour l’inférence avec davantage de HBM, du stockage conventionnel et l’optimisation logicielle.

Le prochain titre décisif devrait donc comporter un nom de produit et des résultats mesurés sur des charges de travail. D’ici là, SK hynix a ouvert une voie prometteuse à travers le mur de la mémoire pour l’IA, mais le matériel ne l’a pas encore franchi.