Le plan High-NA EUV de TSMC arrive en 2030, des années après les initiatives d’Intel et Samsung

TSMC prévoit d’introduire la fabrication High-NA EUV en 2030, alors que ses concurrents se préparent à utiliser cette technologie plusieurs années plus tôt. Cet engagement met fin à une longue période durant laquelle le fondeur évitait d’associer une date d’adoption publique à la plus récente plateforme de lithographie d’ASML.

Cette décision est moins agressive qu’elle n’en a l’air. TSMC indique qu’il commencera avec des photomasques conventionnels de 6 pouces, avant de faire suivre une plateforme de masques plus grande via une ligne pilote. Ce calendrier protège le modèle de production existant de l’entreprise, mais laisse aussi davantage de temps à Intel et Samsung pour acquérir une expérience concrète.

C’est ce qui crée la tension centrale du plan High-NA EUV de TSMC. Intel a déjà installé cette technologie et l’a intégrée à sa future feuille de route pour la logique. Samsung s’est désormais engagé à l’utiliser plus tôt dans la mémoire. TSMC, de son côté, parie que l’intégration au procédé compte davantage que d’être le premier.

La fabrication High-NA EUV de TSMC a désormais une date

Le changement important n’est pas une nouvelle commande de scanners. C’est le premier calendrier clair de TSMC pour utiliser cette technologie dans une fabrication de volume.

Selon la première feuille de route High-NA, TSMC prévoit de commencer la production à haut volume avec High-NA EUV en 2030. L’entreprise compte utiliser le format actuel de photomasques conventionnels de 6 x 6 pouces durant cette première étape.

TSMC prévoit ensuite d’établir une ligne pilote utilisant des masques de 6 x 12 pouces en 2031. Son objectif déclaré est d’introduire une lithographie fondée sur ces masques plus grands dans la production de nœuds avancés d’ici 2033.

Cette séquence est importante, car High-NA EUV ne modifie pas seulement la résolution d’un scanner. L’EUV à haute ouverture numérique utilise une optique avec une ouverture numérique de 0,55, ce qui améliore la capacité du système à focaliser la lumière. Les systèmes EUV de production actuels utilisent une optique de 0,33 NA.

ASML indique que sa plateforme High-NA EXE peut imprimer des motifs avec une résolution de 8 nanomètres. Ses systèmes NXE établis offrent une résolution annoncée de 13 nanomètres. Les deux plateformes utilisent une lumière ultraviolette extrême d’une longueur d’onde de 13,5 nanomètres.

Cette résolution supérieure peut permettre aux fabricants d’imprimer certains motifs denses en une seule exposition plutôt qu’en plusieurs. Moins de cycles de structuration peuvent supprimer des étapes de dépôt, de gravure, de nettoyage, d’inspection et d’alignement d’un flux de procédé.

Toutefois, la nouvelle conception optique introduit un champ d’exposition anamorphique. Elle réduit le champ exploitable dans une dimension lorsque les fabricants continuent d’utiliser des masques conventionnels. La surface d’image résultante sur une plaquette équivaut à la moitié du champ disponible avec les scanners EUV Low-NA actuels.

Cette limitation reste gérable pour de nombreuses conceptions plus petites. Elle devient plus difficile pour les grands processeurs, en particulier les accélérateurs d’IA qui s’approchent déjà des limites du champ de lithographie.

Les fabricants peuvent diviser une grande conception entre plusieurs champs d’exposition et assembler les motifs. Ils peuvent également fractionner le produit en chiplets, c’est-à-dire en puces plus petites connectées au sein d’un même boîtier. Aucune de ces solutions n’est gratuite.

L’assemblage exige un alignement exceptionnel et peut affecter le débit. Les chiplets introduisent des considérations liées au boîtier, aux interconnexions, à l’alimentation, à la latence et aux logiciels. Une amélioration de la lithographie peut donc déplacer la complexité ailleurs plutôt que l’éliminer.

Les masques plus grands visent à restaurer un champ d’exposition de taille complète tout en préservant la résolution High-NA. Pourtant, une transition de masques exige des changements coordonnés dans les scanners, les graveurs de masques, les équipements d’inspection, les systèmes de manutention, les matériaux et les logiciels de conception électronique.

L’annonce de TSMC réunit donc deux feuilles de route. L’une couvre l’introduction de l’exposition à 0,55 NA avec l’écosystème de masques existant. L’autre vise à reconstruire cet écosystème autour d’un format plus grand.

La première feuille de route comporte une année de fabrication ferme. La seconde présente des objectifs pilotes et de production. Aucune des deux annonces n’identifie le nœud exact de TSMC qui recevra High-NA EUV en premier.

A10 ou A11 restent des candidats plausibles, et non des noms de procédés confirmés pour le déploiement initial. Cette distinction est importante, car TSMC ne s’est publiquement engagé que sur l’année d’adoption et la séquence des masques.

Pourquoi TSMC peut attendre jusqu’en 2030

TSMC considère High-NA EUV comme un outil de fabrication qui doit justifier sa place, et non comme une étape technologique exigeant une adoption immédiate.

High-NA EUV répond à un véritable problème de résolution, mais la résolution ne constitue qu’une partie de la fabrication de puces. Un fondeur évalue aussi le débit, la précision d’alignement, les taux de défauts, la complexité du procédé, l’infrastructure des masques, la disponibilité des outils et le coût total de production.

TSMC a plusieurs fois prolongé l’usage de la lithographie existante grâce à l’ingénierie des procédés. Le multi-patterning divise une couche difficile en plusieurs expositions plus simples, permettant à des scanners plus anciens d’imprimer des motifs au-delà de leur limite de résolution directe.

Cette approche ajoute des étapes et crée davantage d’occasions d’erreurs. Elle peut néanmoins rester préférable lorsque l’alternative exige un scanner immature, une nouvelle chimie de résine, des règles de masquage modifiées et un flux de production repensé.

La date de 2030 retenue par TSMC suggère que l’entreprise estime disposer d’une marge suffisante avec l’EUV à 0,33 NA. Ses technologies A12 et A13 prévues pour 2029 devraient continuer à utiliser l’EUV conventionnel plutôt que la plateforme High-NA.

Cela ne prouve pas que High-NA manque de valeur. Cela montre que TSMC pense pouvoir franchir plusieurs cycles de produits supplémentaires sans en dépendre.

Cette distinction reflète la position de TSMC en tant que fabricant sous contrat à haut volume. Ses clients ont besoin de règles de conception prévisibles, de bibliothèques qualifiées, de rendements stables et de capacités suffisantes pour les grands lancements de produits.

Un scanner retardé n’affecte pas seulement un processeur interne. Il peut perturber les calendriers des smartphones, des accélérateurs de centres de données, des puces réseau et du silicium sur mesure de nombreux clients.

TSMC a donc de solides raisons d’éviter d’introduire simultanément plusieurs changements majeurs. Les nœuds avancés exigent déjà de nouvelles structures de transistors, des améliorations des interconnexions, des changements dans la distribution d’alimentation et des méthodes de conception mises à jour.

High-NA EUV ajoute une variable étroitement couplée supplémentaire. Des masques plus grands ajouteraient par-dessus cela une transition d’infrastructure à l’échelle de l’industrie.

Le calendrier progressif du fondeur sépare ces risques. Les masques conventionnels offrent un premier pont en 2030. Un pilote de masques plus grands suivra en 2031, tandis que l’adoption en production reste visée pour 2033.

Cette approche permet aussi à TSMC d’observer comment les premiers adoptants résolvent les problèmes pratiques. Les performances des résines, les défauts de masques, l’assemblage des champs, la disponibilité des scanners et la métrologie s’améliorent tous grâce à un travail de production soutenu.

Attendre ne signifie pas rester immobile. TSMC peut mener des travaux de développement avant 2030 tout en réservant l’adoption en volume à un nœud ultérieur. Les fondeurs qualifient couramment les équipements des années avant que les clients ne voient des produits fabriqués avec ceux-ci.

ASML a déjà livré sa première génération High-NA orientée production. Ses systèmes EXE utilisent la plateforme optique à 0,55 NA et ciblent la fabrication avancée de logique et de mémoire.

L’EXE:5000 prend en charge le développement de procédés, tandis que l’EXE:5200B est conçu pour la production de volume. ASML destine ce dernier à la logique inférieure à 2 nanomètres et aux principales applications mémoire.

Ces descriptions définissent une capacité technique, et non un modèle économique automatique. Un scanner ne devient économiquement utile qu’après son intégration par un fabricant dans un procédé stable offrant des rendements compétitifs.

La décision de TSMC signifie en pratique que l’EUV Low-NA reste suffisamment économique pour ses nœuds annoncés jusqu’en 2029. High-NA devient nécessaire lorsque la poursuite de la miniaturisation rend les alternatives moins attrayantes.

Ce seuil peut varier selon les couches. TSMC n’a pas besoin d’exposer toutes les couches critiques avec les nouvelles machines dès le premier jour. L’entreprise peut introduire High-NA de manière sélective, puis étendre son utilisation à mesure que les conceptions se densifient.

Cette stratégie réduit la dépendance initiale à une petite flotte de nouveaux outils. Elle limite également le nombre de couches exposées à des hypothèses de procédé immatures durant le premier cycle de production.

TSMC a construit son leadership de fondeur sur l’exécution plutôt que sur les premières d’équipement. Son calendrier pour 2030 suit ce modèle, même si l’écart offre désormais à ses concurrents une ouverture mesurable.

Intel et Samsung bénéficient de la courbe d’apprentissage précoce

La pression sur TSMC provient du savoir-faire industriel, car ses concurrents peuvent apprendre de la production High-NA avant que TSMC n’atteigne sa date de démarrage annoncée.

Intel a reçu le premier ASML EXE:5000 commercial et a achevé son assemblage dans l’Oregon en 2024. Le système est entré en phase d’étalonnage sur le site de recherche et développement d’Intel à Hillsboro.

Intel indique que la machine pèse plus de 150 tonnes métriques. Ses composants sont arrivés dans plus de 250 caisses, transportées dans 43 conteneurs de fret et par 20 camions.

Cette logistique illustre l’ampleur de l’adoption de High-NA. L’installation d’un seul scanner exige des bâtiments spécialisés, un contrôle des vibrations, des infrastructures techniques, une capacité de maintenance et des équipes d’ingénieurs formées.

Intel prévoit de combiner l’EUV à 0,33 NA et à 0,55 NA plutôt que de remplacer entièrement une plateforme par l’autre. Son programme High-NA a débuté avec des démonstrations sur Intel 18A et se poursuit vers la production Intel 14A.

L’entreprise affirme que High-NA peut imprimer des motifs jusqu’à 1,7 fois plus petits que l’EUV existant. Elle associe également cette amélioration à une densité de motifs bidimensionnelle jusqu’à 2,9 fois plus élevée.

Ces chiffres décrivent le potentiel de mise à l’échelle optique, et non une garantie concernant des puces complètes. La densité d’un produit dépend de l’architecture des transistors, de la conception des interconnexions, des bibliothèques de cellules, du routage et des contraintes de fabrication.

Intel gagne néanmoins des années d’expérience directe avec les recettes d’exposition, les résines, les masques, la métrologie, la maintenance et le contrôle statistique des procédés. Cette connaissance opérationnelle peut compter davantage que la date de livraison du scanner.

La position précoce d’Intel sert également ses ambitions de fondeur. Les clients externes ont besoin de preuves qu’Intel peut transformer un procédé avancé en une fabrication prévisible, et pas seulement démontrer de petits motifs dans une usine de développement.

High-NA ne résoudra pas toutes les questions entourant Intel 14A. Les engagements clients, les rendements, la capacité, les outils de conception et les calendriers produits restent essentiels. Cette technologie offre néanmoins à Intel un argument de fabrication différenciant tandis que TSMC demeure sur Low-NA.

Samsung exerce une pression depuis un autre angle. L’entreprise prévoit d’introduire High-NA EUV dans la fabrication de volume de futures DRAM d’ici 2028.

La DRAM utilise des structures répétitives extrêmement denses et se heurte à de sévères contraintes de miniaturisation. Cela fait de la mémoire un terrain d’essai pratique pour les gains de résolution et de simplification des procédés apportés par l’exposition High-NA.

Samsung a également rejoint l’initiative visant à développer des photomasques de 12 pouces. Sa collaboration sur les masques couvre l’infrastructure de soutien nécessaire aux masques plus grands, et pas seulement l’installation de scanners.

Le double rôle de l’entreprise est important. Samsung exploite à la fois des activités de mémoire et de fonderie, ce qui lui donne l’occasion de transférer certains savoir-faire en lithographie entre différents programmes de fabrication.

Les procédés mémoire et logique ne sont pas interchangeables. Les ingénieurs peuvent néanmoins acquérir une expérience utile avec les scanners, la manutention des masques, l’inspection, les matériaux, le temps de disponibilité et le contrôle des défauts.

TSMC ne perd pas nécessairement une course en avançant plus tard. Intel et Samsung assument les coûts et l’incertitude d’une intégration plus précoce, tandis que TSMC tire les leçons de leurs progrès.

Pourtant, une adoption anticipée crée une opportunité asymétrique. Si Intel ou Samsung établit une production High-NA fiable, le calendrier prudent de TSMC pourrait sembler moins nécessaire.

Si leurs programmes subissent des retards ou affichent une faible rentabilité, la prudence de TSMC paraîtra justifiée. Les quatre prochaines années transformeront ce désaccord stratégique en test de fabrication.

La question concurrentielle est donc plus précise que celle de savoir quelle entreprise possède le premier scanner. Il s’agit de savoir laquelle peut convertir une résolution supérieure en meilleurs produits avec un rendement et un débit acceptables.

Une meilleure résolution s’accompagne d’un champ d’exposition plus réduit

Le High-NA EUV simplifie certains motifs, mais la réduction de la taille du champ constitue la principale réserve concernant l’engagement de TSMC pour 2030.

Un scanner de lithographie projette le motif d’un masque sur un matériau photosensible recouvrant la tranche. L’ouverture numérique mesure l’efficacité avec laquelle le système optique collecte et focalise cette lumière.

Faire passer l’ouverture numérique de 0,33 à 0,55 améliore la résolution. Cela modifie également la géométrie nécessaire pour réfléchir la lumière EUV à travers le parcours optique du scanner.

ASML utilise un système anamorphique, qui applique un grossissement différent selon les deux axes. Cette conception évite que le masque ne devienne trop grand pour l’ensemble optique, mais elle divise par deux le champ d’exposition sur la tranche.

Les grands processeurs monolithiques font face à la contrainte la plus évidente. Les accélérateurs d’IA avancés utilisent des surfaces de puce importantes, car ils combinent moteurs de calcul, interfaces mémoire, réseaux, caches et logique de contrôle spécialisée.

Un champ d’exposition plus réduit peut empêcher une telle puce de tenir dans une seule image High-NA. Le fabricant doit alors assembler plusieurs champs ou repenser le produit autour d’éléments plus petits.

L’assemblage de champs expose séparément des régions adjacentes et les aligne à leur frontière. Toute erreur de superposition à cette frontière peut affecter les connexions qui traversent les régions.

Cette technique consomme également du temps de scanner. Chaque exposition et opération d’alignement supplémentaire influence le débit, ce qui affecte le nombre de tranches utilisables qu’une fab peut produire.

Les chiplets évitent certaines limites liées à la taille du champ en séparant un système en plusieurs puces. Le packaging moderne relie ensuite ces puces via un interposeur en silicium, un pont ou une autre interface dense.

TSMC dispose déjà de vastes capacités de packaging avancé. Cela fait des chiplets une réponse crédible, mais pas une solution universelle.

La capacité de packaging a ses propres contraintes. Les conceptions à chiplets nécessitent également des tests, une gestion de l’alimentation, une ingénierie des interconnexions et une planification thermique plus complexes.

La proposition de masque de 12 pouces vise à éviter de devoir choisir entre résolution et zone d’exposition. Un réticule plus grand peut porter un motif plus large, permettant au scanner de retrouver un champ complet avec le système optique anamorphique.

Toutefois, un masque fait partie d’une chaîne de fabrication interconnectée. Les équipements doivent écrire le motif, l’inspecter, réparer les défauts, le protéger, le transporter, l’aligner et modéliser son comportement.

Les logiciels de conception doivent comprendre les nouvelles règles de champ et de masque. Les ateliers de masques ont besoin d’équipements compatibles. Les fournisseurs de matériaux doivent qualifier les substrats et les composants de protection.

TSMC, Intel, Samsung, ASML et les fournisseurs spécialisés doivent donc se coordonner autour de spécifications communes. Un seul outil d’inspection ou de manutention manquant peut retarder l’ensemble de la plateforme.

Cela explique le long intervalle entre la ligne pilote de TSMC prévue en 2031 et son objectif de production en 2033. Les travaux pilotes vérifient si l’écosystème fonctionne de manière suffisamment fiable pour accueillir des tranches clients de valeur.

ASML affirme que la simplification des procédés peut compenser les besoins énergétiques plus élevés du scanner. Son analyse de fabrication indique que l’EUV à motif unique peut supprimer des étapes de lithographie et de procédés associés.

L’entreprise cite un modèle d’imec concluant à une réduction d’environ 20 % du nombre d’étapes lorsque l’EUV à motif unique remplace le multi-patterning DUV. Le résultat modélisé incluait environ 10 % d’émissions opérationnelles en moins par tranche.

Pour une comparaison future, le modèle estimait que le motif unique High-NA pourrait réduire les émissions opérationnelles jusqu’à 30 %. Son cas de référence utilisait le multi-patterning EUV Low-NA.

Il s’agit de résultats modélisés qui dépendent des hypothèses de procédé. Ils n’établissent ni le rendement, ni le coût, ni le profil environnemental du futur flux de production de TSMC.

Le résultat économique variera selon les couches. Une exposition High-NA qui remplace plusieurs cycles de patterning Low-NA peut être intéressante. Une couche déjà imprimée efficacement avec une seule exposition Low-NA présente un argument moins convaincant.

TSMC déploiera donc cette technologie de manière sélective. Son anticipation d’une augmentation du nombre de couches High-NA au fil du temps soutient un déploiement progressif, et non un remplacement immédiat à l’échelle de toute la plateforme.

C’est le mécanisme qui sous-tend la prudence de l’entreprise. Le High-NA offre une résolution optique supérieure, tandis que le procédé environnant détermine si cet avantage se traduit par une meilleure économie de fabrication.

A10 et A11 sont des candidates, pas des nœuds confirmés

La date de 2030 pointe vers la génération post-A13 de TSMC, mais l’entreprise n’a pas désigné A10 ou A11 comme premier procédé High-NA.

La feuille de route divulguée par TSMC s’étend jusqu’à A12 et A13 en 2029. Les informations concernant cette feuille de route indiquent que les deux technologies continueront d’utiliser des systèmes EUV conventionnels.

La génération annuelle suivante devient donc le point naturel pour la transition de TSMC vers l’EUV High-NA. Les conventions de dénomination suggèrent A11 ou A10, bien que TSMC n’ait publiquement confirmé aucune de ces deux appellations.

Les noms de procédés ne représentent pas non plus des dimensions littérales de transistors. Les étiquettes de nœuds modernes regroupent, sous un nom commercial, un ensemble d’évolutions en matière de densité, de performances, de consommation, d’architecture et de fabrication.

Le procédé de 2030 devra offrir aux clients une amélioration utile par rapport à A13. La lithographie High-NA est une contribution possible, mais elle ne peut pas produire seule cette amélioration.

TSMC peut également modifier les structures de transistors, les agencements de cellules standard, les matériaux d’interconnexion, l’alimentation par l’arrière, les règles de conception ou le packaging. Chaque élément affecte différemment les résultats au niveau du produit.

Les transistors gate-all-around entourent le canal par la grille sur plusieurs côtés, améliorant le contrôle électrostatique à de petites dimensions. TSMC évolue déjà vers des implémentations nanosheet de cette architecture.

Les procédés ultérieurs pourraient adopter des nanosheets plus avancés ou, à terme, des transistors à effet de champ complémentaires. Les CFET empilent verticalement des dispositifs de type n et de type p pour gagner en densité, mais exigent une intégration de fabrication difficile.

Le High-NA devient plus précieux à mesure que ces structures et leurs interconnexions environnantes exigent des motifs plus serrés. TSMC affirme que le nombre de couches High-NA devrait augmenter avec la complexité des procédés.

Cette déclaration indique une direction sans préciser de nœud. L’entreprise conserve la flexibilité d’introduire les scanners sur un ensemble limité de couches critiques en 2030.

Plusieurs incertitudes subsistent. TSMC n’a pas dévoilé le nombre initial de couches, le site de production, la taille de la flotte de scanners, les produits clients, la stratégie de masques selon le type de conception, ni l’impact attendu sur les coûts.

L’entreprise n’a pas non plus promis que chaque procédé de 2030 utiliserait cette technologie. Une fonderie peut proposer des variantes de nœuds associées, avec des objectifs de performances et des flux de fabrication différents.

L’interprétation A10 ou A11 doit donc rester une prévision. La traiter comme une annonce officielle de produit surestimerait les éléments disponibles.

Le calendrier lui-même peut évoluer. Les feuilles de route des semi-conducteurs sont des outils de planification, et les dates de production dépendent de la disponibilité des équipements, des rendements des procédés, des calendriers clients et de la demande du marché.

Le programme de masques plus grands comporte encore davantage d’incertitudes. Il exige que plusieurs fournisseurs livrent équipements et matériaux selon un calendrier coordonné, tandis que les clients adaptent leur infrastructure de conception.

La participation de Samsung renforce l’argument commercial en faveur de cet écosystème. Le soutien d’Intel ajoute un autre fabricant de puces logiques disposant d’une expérience directe du High-NA.

Une large participation peut répartir les coûts de développement et donner aux fournisseurs davantage de raisons de construire des produits compatibles. Elle ne garantit pas que chaque composant atteindra la maturité nécessaire à la production d’ici 2033.

L’interprétation la plus crédible est plus restreinte. TSMC a identifié 2030 comme le moment où le High-NA intégrera sa boîte à outils de fabrication en volume.

L’entreprise prévoit que son adoption s’étendra après cette étape. Elle estime également que les masques conventionnels suffisent pour la première phase, tandis que les masques plus grands constituent la voie à plus long terme.

Il s’agit d’un engagement significatif, mais pas encore d’une annonce complète de procédé. Les clients auront besoin de beaucoup plus de détails avant de concevoir un produit majeur spécifiquement autour de la nouvelle plateforme.

Trois signaux montreront si TSMC a attendu trop longtemps

Le résultat dépendra des preuves de production fournies par Intel, de l’objectif mémoire de Samsung pour 2028 et de la divulgation par TSMC de son propre nœud 2030 nommé.

Le premier signal sera la progression d’Intel, du développement High-NA vers une fabrication de puces logiques reproductible. L’installation de scanners et le patterning expérimental établissent la préparation technique, mais les clients de la fonderie ont besoin de procédés qualifiés et d’une production stable.

Intel 14A constitue le test pertinent. Ses résultats de fabrication montreront si l’expérience précoce du High-NA améliore la densité, le temps de cycle et la simplicité des procédés sans créer de pertes de rendement inacceptables.

De solides engagements clients et des produits fonctionnels accentueraient la pression sur TSMC. Des retards, des spécifications changeantes ou une adoption commerciale limitée conforteraient la décision de TSMC d’attendre.

Le deuxième signal sera la production DRAM High-NA prévue par Samsung en 2028. La mémoire représente une charge de travail différente, mais elle peut révéler si la plateforme de scanners fonctionne de manière fiable à un volume significatif.

Il faudra surveiller une génération DRAM nommée, des lignes de production qualifiées et des précisions sur les couches utilisant le High-NA. Ces divulgations feraient passer le plan de Samsung d’une déclaration de feuille de route à des preuves de fabrication.

Une montée en cadence réussie renforcerait également la chaîne d’approvisionnement environnante avant le démarrage de TSMC en 2030. Les fabricants de masques, fournisseurs de résines, fournisseurs d’inspection et ASML bénéficieraient de retours supplémentaires issus de la production.

De faibles rendements ou un démarrage retardé mettraient en évidence les risques que TSMC évite. L’objectif de Samsung teste donc à la fois le scanner et la valeur d’une adoption précoce.

Le troisième signal sera la désignation par TSMC de son premier procédé, de son site de production et de sa stratégie de couches High-NA. L’entreprise a fourni une année, mais les clients ont besoin de kits de conception de procédés et de règles d’ingénierie bien avant la fabrication en volume.

Une annonce officielle de nœud préciserait si A10, A11 ou une autre désignation devient le point d’entrée. Elle devrait aussi indiquer si TSMC commence avec quelques couches ou un déploiement plus large.

Les détails concernant le pilote de grands masques de 2031 méritent la même attention. Des engagements de fournisseurs et une infrastructure de masques fonctionnelle rendraient l’objectif de production de 2033 plus crédible.

Le rôle d’ASML demeure central, car aucun fournisseur concurrent ne propose actuellement de plateforme de production équivalente. Sa capacité à livrer et entretenir suffisamment de systèmes EXE influencera le calendrier de chaque fabricant.

L’entreprise indique que sa plateforme High-NA cible la fabrication en volume et utilise des optiques capables d’une résolution de 8 nanomètres. L’économie réelle pour les clients dépendra néanmoins de l’exploitation durable des fabs.

Le retard de TSMC ne tranche pas la question de savoir si elle mène ou suit le prochain cycle de lithographie. Il crée une comparaison contrôlée entre l’apprentissage du premier entrant et la patience industrielle.

Intel et Samsung portent désormais davantage de risques d’intégration, mais gagnent aussi du temps pour développer leurs procédés, leurs relations avec les fournisseurs et leur expertise d’ingénierie. TSMC assume moins de risques initiaux tout en acceptant une courbe d’apprentissage plus tardive.

Pour les acheteurs de puces, la question pratique n’est pas de savoir qui annonce le plus petit label de procédé. C’est de savoir qui fournit suffisamment de puces fonctionnelles avec une consommation, des performances, un coût et une disponibilité prévisibles.

Suivez les éléments dans cet ordre : la production de circuits logiques d’Intel, la montée en cadence de la mémoire chez Samsung, puis le procédé 2030 nommé par TSMC. Ces signaux permettront de déterminer si l’adoption de la High-NA EUV par TSMC reflète un calendrier maîtrisé ou un retard coûteux.