L’espansione PowerSiP di ASE porta l’alimentazione AI sotto il processore, ma mancano le prove

ASE ha ampliato PowerSiP con un design di packaging tridimensionale che punta ad almeno il 50% in meno di perdite parassite di instradamento nei sistemi AI della classe dei kilowatt. L’espansione PowerSiP di ASE porta la regolazione della tensione sotto il processore, accorciando il percorso della corrente, che supera i 1.000 ampere.

Questo posizionamento è importante perché gli ultimi centimetri della distribuzione di alimentazione sono diventati una costosa fonte di resistenza e calore. Tuttavia, ASE non ha pubblicato condizioni di test, implementazioni presso clienti o risparmi misurati nei data center per la piattaforma ampliata.

Il confronto è quindi più circoscritto di quanto suggerisca la promessa del titolo. ASE mette in discussione i regolatori di tensione laterali convenzionali, non risolve l’intero problema energetico del data center. Concorrenti tra cui Infineon, Delta Electronics, Monolithic Power Systems, Vicor ed Empower Semiconductor perseguono lo stesso cambiamento architetturale.

L’espansione PowerSiP di ASE aggiunge una cassetta degli attrezzi per il packaging 3D

ASE ha trasformato PowerSiP da un concetto generale di distribuzione dell’alimentazione in una piattaforma produttiva più dettagliata per moduli di regolazione della tensione integrati verticalmente.

ASE ha annunciato l’espansione il 13 ottobre 2026, durante SEMICON West e l’Open Compute Project Global Summit. L’azienda ha dichiarato che la soluzione è già disponibile per applicazioni AI nei data center e nel calcolo ad alte prestazioni.

Un modulo di regolazione della tensione, o VRM, converte l’alimentazione in ingresso nella tensione bassa e strettamente controllata richiesta da un processore. Le schede server tradizionali collocano generalmente questi componenti accanto al processore, costringendo la corrente a percorrere lateralmente piste in rame e connessioni del package.

L’alternativa di ASE colloca un VRM compatto sul lato posteriore della scheda a circuito stampato, direttamente sotto il processore. Questa configurazione verticale da scheda a chip riduce la distanza fisica tra lo stadio finale di conversione e il silicio di calcolo.

Secondo l’annuncio di PowerSiP di ASE, gli attuali sistemi AI possono superare un kilowatt per processore. La corrente di picco può superare i 1.000 ampere mentre la tensione del core rimane sotto un volt.

Queste condizioni rendono la resistenza insolitamente costosa. La perdita elettrica aumenta con il quadrato della corrente, quindi anche una resistenza modesta diventa rilevante quando migliaia di ampere attraversano una scheda.

La piattaforma ampliata combina diverse opzioni di packaging invece di prescrivere un singolo regolatore finito. Tra queste figurano condensatori collocati tra substrati senza nucleo e array di condensatori senza substrato con terminali esposti.

ASE elenca inoltre pin in rame con un rapporto d’aspetto di quattro a uno. I pin più alti sono progettati per ridurre l’impedenza del package mentre trasportano l’alimentazione attraverso uno spazio verticale ristretto.

Lo stampaggio su un solo lato o su entrambi i lati può integrare componenti attivi e passivi nello stesso modulo compatto. Questa flessibilità consente ai clienti di adattare la piattaforma a diversi package di processori, schede a circuito stampato e limiti di altezza dei vassoi di calcolo.

Questo è il principale cambiamento alla base della notizia. PowerSiP offre ora una cassetta degli attrezzi più specifica per realizzare VRM sottili sotto GPU, processori tensoriali e acceleratori AI personalizzati.

L’azienda afferma che questa configurazione può ridurre le perdite parassite di instradamento del 50% o più. La perdita parassita è l’energia dissipata da resistenza e induttanza indesiderate lungo il percorso di distribuzione.

Questa percentuale non descrive il consumo totale di elettricità di un server o di un data center. Si applica alle perdite lungo uno specifico percorso ad alta corrente tra il regolatore e il processore.

ASE non ha inoltre identificato un fornitore di processori che utilizzi la piattaforma ampliata. “Disponibile ora” significa che le tecnologie di packaging sono disponibili per i clienti, non che le implementazioni finite siano già arrivate nei cluster AI commerciali.

Questa distinzione crea la tensione centrale dell’articolo. PowerSiP affronta un problema elettrico misurabile, ma le sue prove pubbliche restano a livello di piattaforma e componenti.

Perché la distribuzione di alimentazione per l’AI è diventata un problema di packaging

I processori AI stanno costringendo conversione di potenza, packaging, raffreddamento e progettazione delle schede a confluire in un’unica decisione ingegneristica.

Un processore che riceve un kilowatt a un volt richiede circa 1.000 ampere, prima di considerare le perdite di conversione e il comportamento transitorio. Trasportare questa corrente attraverso una scheda a circuito stampato richiede una notevole quantità di rame, spazio fisico e gestione termica.

Piste più lunghe aggiungono resistenza e induttanza. La resistenza trasforma l’elettricità in calore, mentre l’induttanza rende più difficile per l’alimentazione rispondere quando la domanda del processore cambia rapidamente.

I carichi di lavoro AI possono passare tra stati operativi ad alta velocità. Queste transizioni generano variazioni improvvise della corrente che possono portare la tensione di alimentazione sotto l’intervallo accettabile per il processore.

Gli ingegneri chiamano questo calo temporaneo voltage droop. I progettisti spesso compensano con condensatori aggiuntivi, piani di alimentazione più larghi, margini di tensione conservativi o frequenze del processore ridotte.

Ogni risposta consuma qualcosa di prezioso. Più condensatori richiedono spazio, strutture in rame più ampie complicano l’instradamento e una tensione più elevata aumenta il consumo del processore.

Spostare il regolatore sotto il processore agisce sulla distanza stessa. La corrente percorre un tragitto verticale più breve invece di attraversare la scheda dai componenti accanto al package.

Un’analisi di settore sull’alimentazione descrive la distribuzione verticale come una risposta emergente agli acceleratori AI che consumano oltre 1.000 watt. Evidenzia inoltre la difficoltà di fornire 1.000 ampere sotto un volt.

ASE ha introdotto PowerSiP per la prima volta nel maggio 2024. All’epoca, l’azienda confrontava la propria architettura con una configurazione convenzionale affiancata.

Le figure originali di PowerSiP dichiaravano un ingombro inferiore del 25% e un aumento della densità di corrente da 0,4 a 0,6 ampere per millimetro quadrato. ASE ha inoltre riportato una riduzione della perdita di instradamento dal 12% al 6% nel proprio confronto.

L’espansione del 2026 riformula quell’architettura precedente per un insieme più ampio di configurazioni di packaging tridimensionale. Sottolinea metodi di assemblaggio qualificati che i clienti possono combinare in moduli specifici per l’applicazione.

Questa evoluzione mostra come si sia spostato il collo di bottiglia. Il packaging un tempo collegava un chip completato alla scheda, ma ora modella l’integrità dell’alimentazione, la termica, il posizionamento della memoria e le prestazioni di calcolo utilizzabili.

Il contesto più ampio dei consumi elettrici aumenta il valore dei piccoli miglioramenti. L’Agenzia internazionale dell’energia prevede che il consumo elettrico dei data center aumenterà da 485 terawattora nel 2025 a circa 950 terawattora nel 2030.

Si prevede che le strutture focalizzate sull’AI cresceranno ancora più rapidamente. Secondo le prospettive energetiche dell’IEA, il loro consumo elettrico dovrebbe triplicare nel periodo.

PowerSiP non può affrontare da solo gran parte di questa domanda. Il consumo energetico dei data center dipende anche dall’utilizzo dei processori, dalla rete, dallo storage, dal raffreddamento, dalla conversione dell’impianto e dall’efficienza dei carichi di lavoro.

Tuttavia, una perdita vicino al processore comporta una penalità aggiuntiva. L’elettricità sprecata diventa calore all’interno di un vassoio di calcolo densamente popolato, quindi le apparecchiature di raffreddamento devono rimuoverlo.

Ridurre questa perdita può quindi aiutare due volte. Riduce l’elettricità sprecata nella distribuzione e alleggerisce il carico termico associato.

Questa logica spiega perché il packaging per l’alimentazione sia diventato strategicamente importante. I progettisti di acceleratori non possono continuare ad aumentare la densità di calcolo trattando il percorso finale dell’alimentazione come un normale dettaglio di una scheda a circuito stampato.

La distribuzione verticale dell’alimentazione mette in discussione il VRM affiancato

Il confronto principale è tra VRM laterali con pratiche produttive consolidate e moduli verticali che offrono percorsi elettrici più brevi.

La distribuzione laterale dell’alimentazione rimane familiare e funzionale. I regolatori accanto al processore sono più facili da raggiungere, ispezionare, raffreddare, sostituire e disporre usando metodi consolidati di produzione delle schede.

Questa disposizione lascia inoltre disponibile il retro dell’area del processore per strutture meccaniche. Socket, componenti di montaggio, irrigidimenti e componenti di raffreddamento competono già per lo spazio attorno ai package ad alta potenza.

La sua debolezza elettrica aumenta con la corrente. Un percorso più lungo implica maggiore resistenza, maggiore induttanza e una maggiore esposizione alle variazioni di tensione durante rapide transizioni dei carichi di lavoro.

La distribuzione verticale dell’alimentazione ribalta questo compromesso. Accetta una maggiore integrazione e complessità meccanica per ridurre la distanza tra i componenti di conversione e il processore.

Il ruolo di ASE è importante perché è un grande fornitore di servizi di assemblaggio e test di semiconduttori in outsourcing. Può combinare substrati, stampaggio, interconnessioni in rame, condensatori e processi produttivi all’interno di un unico programma di packaging.

L’espansione PowerSiP di ASE non è quindi soltanto un altro annuncio sui semiconduttori di potenza. Propone che un fornitore di packaging avanzato possa coordinare gli elementi meccanici ed elettrici necessari sotto un acceleratore.

Questo coordinamento può aiutare i clienti che utilizzano processori eterogenei. GPU, ASIC personalizzati, chiplet e memoria ad alta larghezza di banda creano impronte e requisiti di alimentazione differenti.

Una cassetta degli attrezzi modulare offre più libertà di un VRM fisso. I clienti possono scegliere strutture di condensatori, interconnessioni e configurazioni di stampaggio adatte a una specifica scheda e a un determinato package.

Tuttavia, la flessibilità trasferisce anche il lavoro di progettazione verso una stretta collaborazione. Il regolatore, la scheda, il package del processore, l’assemblaggio di raffreddamento e il sistema di controllo dell’alimentazione devono comportarsi come un unico prodotto.

È qui che “come funziona ASE PowerSiP” diventa più di un diagramma. L’architettura ha successo solo quando un instradamento più breve resiste ai cicli termici, allo stress meccanico, alle variazioni di assemblaggio e al funzionamento prolungato ad alta corrente.

L’approccio si affianca inoltre a un altro movimento del settore chiamato distribuzione di alimentazione dal retro. I produttori di chip usano questo termine per le strutture che separano il cablaggio di alimentazione da quello dei segnali all’interno del silicio.

La ricerca di Imec sull’alimentazione dal retro descrive binari di alimentazione interrati, assottigliamento dei wafer e connessioni through-silicon su scala nanometrica. Queste tecniche operano all’interno o immediatamente dietro il die.

PowerSiP opera a livello di package e scheda. Porta la regolazione della tensione sotto il processore, ma non sostituisce la rete interna di distribuzione dell’alimentazione del chip.

I due approcci possono completarsi a vicenda. Un VRM verticale può accorciare il percorso a livello di scheda, mentre le strutture posteriori migliorano la distribuzione attraverso il processore stesso.

Possono anche competere per l’attenzione ingegneristica e lo spazio fisico. I clienti devono decidere quali passaggi di integrazione offrano vantaggi sufficienti da giustificare una maggiore complessità produttiva.

La distribuzione laterale non scomparirà immediatamente. Rimane adatta quando la corrente del processore, la densità della scheda o le prestazioni transitorie non giustificano l’integrazione verticale.

La pressione sarà maggiore negli acceleratori per l’addestramento di fascia alta e nel silicio hyperscale personalizzato. Questi prodotti concentrano enormi correnti all’interno di sistemi costosi che richiedono già schede e raffreddamento specializzati.

Se PowerSiP avrà successo in questi casi, l’adozione potrà scendere verso il basso del mercato con la maturazione della produzione. Se i costi di integrazione resteranno elevati, la distribuzione verticale potrebbe rimanere confinata agli acceleratori più esigenti.

ASE entra in una corsa affollata sotto il processore

PowerSiP entra in un mercato attivo in cui aziende dell’energia e specialisti del packaging convergono sulla stessa posizione fisica.

Vicor ha promosso l’erogazione verticale utilizzando moduli current-multiplier collocati sotto processori ad alta corrente. La sua architettura divide regolazione e trasformazione tra più stadi per accorciare il percorso finale ad alta corrente.

Empower Semiconductor sta sviluppando regolatori di tensione integrati per processori della classe dei kilowatt. I suoi materiali del 2026 descrivono una piattaforma scalabile progettata per erogare oltre 3.000 ampere.

Infineon ha introdotto moduli multifase compatti destinati all’erogazione verticale dell’alimentazione. Delta Electronics ha inoltre collaborato con Infineon su moduli per processori AI nei data center.

Monolithic Power Systems offre stadi di potenza ad alta corrente in grado di supportare configurazioni verticali dense. Altri specialisti, tra cui Lotus Microsystems e Amber Semiconductor, propongono moduli sottili sotto i package degli acceleratori.

Queste aziende non vendono tutte lo stesso livello del sistema. Alcune si concentrano sui circuiti dei semiconduttori di potenza, mentre ASE si concentra su assemblaggio, integrazione e opzioni di packaging.

Questa distinzione crea opportunità di partnership. Un modulo PowerSiP necessita comunque di controller idonei, stadi di potenza, componenti magnetici, condensatori e di un progetto elettrico specifico per il processore.

Crea anche concorrenza per l’influenza architetturale. Il fornitore che controlla il modulo integrato può influenzare la selezione dei componenti, le procedure di qualificazione e i costi di sostituzione per i clienti.

Le aziende di processori si stanno muovendo da un’altra direzione. La tecnologia PowerVia di Intel separa l’instradamento interno dell’alimentazione e dei segnali erogando potenza dal retro di un die logico.

Anche le piattaforme di packaging avanzato integrano bridge, chiplet, condensatori e strutture di potenza più vicino al silicio di calcolo. Il confine tra chip, package, scheda e regolatore continua a diventare meno netto.

La domanda pratica non è quale azienda utilizzi per prima la parola “verticale”. Gli acquirenti devono confrontare efficienza di conversione, perdite di instradamento, risposta ai transitori, spessore, densità di corrente, raffreddamento, affidabilità e resa produttiva.

Devono inoltre disporre di condizioni di test comparabili. Una percentuale misurata su un segmento di instradamento non può essere confrontata direttamente con l’efficienza end-to-end dall’ingresso del rack al processore.

Questo rende difficile quantificare l’impatto di ASE PowerSiP basandosi soltanto sui materiali pubblici. La riduzione dichiarata dalla piattaforma riguarda le perdite parassite di instradamento, non la potenza totale consumata da un carico di lavoro AI.

Una riduzione del 50% in una piccola categoria di perdite produrrebbe un beneficio di sistema più limitato. Una riduzione simile in una categoria di perdite rilevante potrebbe modificare sostanzialmente i requisiti di potenza e raffreddamento.

Anche il riferimento di base è altrettanto importante. Lunghezza delle tracce, spessore del rame, tensione di ingresso, tensione di uscita, corrente, frequenza di commutazione e struttura della scheda influenzano tutti il risultato.

Il confronto di ASE del 2024 forniva diversi valori di riferimento utili. L’annuncio del 2026 non divulga una configurazione di test equivalente per la configurazione ampliata.

I clienti valuteranno quindi PowerSiP tramite campioni ingegneristici, progetti di riferimento e validazione pertinente ai carichi di lavoro. Le percentuali dei comunicati stampa non risolveranno la decisione architetturale.

Questo panorama competitivo limita inoltre qualsiasi affermazione secondo cui ASE possieda la transizione. L’espansione offre ad ASE una posizione credibile nel packaging, ma diversi fornitori puntano già all’erogazione di potenza sotto i processori AI.

Il suo vantaggio potrebbe derivare dalla scala produttiva e dall’ampiezza delle capacità di packaging. La sua sfida è dimostrare che tali capacità si traducano in moduli qualificati con benefici di sistema ripetibili.

L’affermazione del 50% lascia senza risposta questioni critiche

L’affermazione di ASE sulla riduzione delle perdite è tecnicamente plausibile, ma l’azienda non ha divulgato prove sufficienti per considerarla un guadagno misurato nell’efficienza dei data center.

L’espressione “50% o più” compare in evidenza nell’annuncio e nel materiale di prodotto di ASE. Si riferisce alla riduzione delle perdite parassite di instradamento accorciando il percorso di trasmissione ad alta corrente.

Questa affermazione è coerente con i principi elettrici di base. Un percorso più corto e a minore resistenza dovrebbe sprecare meno energia quando trasporta la stessa corrente.

Tuttavia, le decisioni ingegneristiche dipendono dai valori assoluti oltre che dalle percentuali. Ridurre una perdita di instradamento da due watt a un watt ha conseguenze diverse rispetto a ridurre 200 watt a 100 watt.

ASE non ha pubblicato la perdita iniziale, il profilo di corrente, la geometria della scheda, le condizioni ambientali o il metodo di misurazione per la piattaforma ampliata. Non ha inoltre fornito una validazione indipendente di laboratorio.

L’annuncio pubblico non contiene alcuna curva di efficienza del modulo. Una curva di questo tipo mostrerebbe l’efficienza del regolatore a diversi carichi e condizioni di ingresso.

Non è presente neppure un grafico della risposta ai transitori. Gli acquirenti hanno bisogno di queste informazioni per valutare il calo di tensione quando un acceleratore passa rapidamente tra stati di carico diversi.

Le evidenze termiche rappresentano un’altra lacuna. Posizionare componenti di potenza sotto un processore concentra il calore vicino a una delle parti più calde del server.

Il percorso elettrico più corto può ridurre il calore dovuto all’instradamento, ma il regolatore continua a produrre calore durante la conversione di tensione. Gli ingegneri devono smaltire quel calore attraverso una scheda affollata e un gruppo di raffreddamento.

Anche i vincoli meccanici meritano pari attenzione. I moduli sul lato posteriore possono competere con sistemi di montaggio del processore, irrigidimenti della scheda, accesso per l’assistenza e strutture di cold plate.

La resa produttiva può influenzare il risultato economico. Riunire più componenti in un assemblaggio compatto crea valore solo quando i fornitori possono testarlo, ripararlo e produrlo in modo coerente.

I test di affidabilità dovranno coprire cicli termici, stress ad alta corrente, fatica delle saldature o delle interconnessioni e lunghi periodi operativi. L’infrastruttura AI opera spesso a utilizzo sostenuto, che espone rapidamente i punti deboli.

ASE descrive le proprie tecnologie di assemblaggio come qualificate, a sostegno della maturità produttiva. Ciò non dimostra che ogni modulo PowerSiP specifico per il cliente abbia completato la qualificazione di sistema.

Un’altra incertezza riguarda chi possiede il progetto completo. ASE fornisce una cassetta degli attrezzi, mentre clienti e partner dei componenti di potenza devono scegliere la topologia finale e i parametri operativi.

Questo modello offre flessibilità, ma rende le dichiarazioni pubblicate sulla piattaforma meno predittive. Due implementazioni di PowerSiP possono offrire risultati diversi in termini di efficienza, aspetti termici e affidabilità.

Un articolo accademico del giugno 2026 sull’erogazione verticale dell’alimentazione ha stimato che gli approcci esistenti restassero sotto il 70% di efficienza end-to-end in alcune configurazioni di sistema. L’architettura proposta ha raggiunto valori modellati più elevati sotto ipotesi specificate.

Questi risultati non sono un test di PowerSiP e non dovrebbero essere presentati come tali. Mostrano perché i ricercatori valutano l’intera catena di erogazione anziché un singolo segmento di instradamento.

Gli operatori dei data center dovrebbero applicare la stessa disciplina. Hanno bisogno di misurazioni a livello di alimentazione di rete sotto carichi reali, non soltanto di una riduzione a livello di package espressa come percentuale.

Questo non rende priva di significato l’affermazione di ASE. Le perdite di instradamento sono un vincolo reale e accorciare il percorso è una risposta razionale.

Significa che l’affermazione appartiene all’inizio della valutazione del cliente, non alla fine. Le prove mancanti determineranno se PowerSiP diventerà una piattaforma ampia o un’opzione di packaging specializzata.

Tre segnali mostreranno se PowerSiP conta

L’adozione da parte dei clienti, misurazioni riproducibili e progetti di riferimento concorrenti determineranno se l’espansione ASE PowerSiP cambierà l’infrastruttura AI.

Il primo segnale è un cliente nominato o un programma di processori identificato. ASE ha individuato GPU, TPU, ASIC personalizzati e sistemi di calcolo ad alte prestazioni come applicazioni target.

Un progetto di acceleratore divulgato dimostrerebbe che PowerSiP è andato oltre un menu di packaging. Rivelerebbe inoltre l’intervallo di potenza, i vincoli della scheda e il calendario di produzione alla base di un’implementazione.

Un’implementazione presso un hyperscaler rafforzerebbe il caso di ASE, poiché questi operatori misurano il consumo elettrico e il comportamento termico su scala di flotta. Una valutazione o un prototipo non nominato fornirebbe prove più deboli.

Il secondo segnale è un dataset tecnico completo. ASE dovrebbe pubblicare resistenza di instradamento, efficienza di conversione, risposta ai transitori, condizioni termiche, spessore del modulo e risultati di affidabilità.

Il confronto più solido utilizzerebbe lo stesso processore e lo stesso carico di lavoro con erogazione laterale e verticale dell’alimentazione. Separerebbe le perdite del regolatore, le perdite di instradamento, il consumo del processore e gli effetti del raffreddamento.

I risparmi di sistema misurati chiarirebbero l’affermazione del 50%. Mostrerebbero se minori perdite parassite modificano la potenza di ingresso del server, la frequenza sostenuta, la temperatura del refrigerante o la densità del rack.

Il terzo segnale è il modo in cui risponderanno i fornitori concorrenti. Nuovi moduli da Infineon, Delta, MPS, Vicor, Empower e concorrenti nel packaging stabiliranno parametri di riferimento pratici.

Un insieme comune di progetti di riferimento aiuterebbe gli acquirenti a confrontare le architetture. Rivelerebbe inoltre se i clienti apprezzano una cassetta degli attrezzi di componenti aperta o un modulo proprietario strettamente integrato.

L’adozione dei concorrenti rafforzerebbe la tesi di fondo di ASE secondo cui l’erogazione laterale ha raggiunto i propri limiti. Prodotti concorrenti superiori potrebbero comunque indebolire la posizione individuale di PowerSiP sul mercato.

Osservate anche l’interazione con le roadmap dei processori. Una maggiore potenza degli acceleratori e transizioni di corrente più rapide favoriscono percorsi più corti, mentre miglioramenti nell’efficienza architetturale possono ridurre la pressione.

Le modifiche dell’alimentazione a livello di struttura non elimineranno il problema dello stadio finale. Tensioni più elevate nei rack riducono la corrente nella distribuzione a monte, ma i processori necessitano comunque di alimentazioni sotto il volt vicino ai propri core di calcolo.

L’IEA ha riferito che la domanda globale di elettricità dei data center è aumentata del 17% nel 2025. Ha inoltre dichiarato che la spesa di cinque grandi aziende tecnologiche ha superato i 400 miliardi di dollari in quell’anno.

Questo investimento crea un forte incentivo a recuperare capacità di calcolo utile da ogni watt. Tuttavia, non garantisce l’adozione di una particolare piattaforma di packaging.

Per gli acquirenti di infrastrutture, l’azione immediata è semplice. Chiedere ai fornitori di definire il perimetro di ogni percentuale di efficienza e di fornire il riferimento originale.

Richiedere watt assoluti insieme alle riduzioni relative. Richiedere risultati con carichi tipici e di picco, non soltanto al punto operativo che produce il valore migliore.

I team di ingegneria dovrebbero inoltre valutare fin dall’inizio manutenzione e raffreddamento. I vantaggi elettrici possono scomparire se un modulo complica il progetto termico, la riparazione o la resa produttiva.

L’espansione ASE PowerSiP identifica un autentico collo di bottiglia nell’ultima fase dell’erogazione di potenza AI. Mostra inoltre che il packaging avanzato sta diventando parte dell’architettura di potenza stessa.

La domanda successiva non è se percorsi più corti riducano la resistenza. La domanda è se ASE possa trasformare questo principio in risparmi ripetibili all’interno di sistemi commercializzati.

Gli acquirenti dovrebbero cercare un’implementazione nominata, misurazioni di sistema comparabili e volumi di produzione qualificati. Finché questi segnali non emergeranno, PowerSiP rimane un’architettura credibile con un ritorno a livello di sistema non verificato.