Marvell Structera X CXL 3.2 espande la memoria per l'AI, ma la capacità è solo metà della sfida

Marvell ha introdotto due controller Structera X CXL 3.2 con sei canali di memoria, connettività per quattro host e fino a 9 TB di memoria fisica. Il lancio di Marvell Structera X CXL 3.2 punta a un vincolo sempre più rilevante nell'inferenza: gli acceleratori possono elaborare token solo quando dispongono di sufficiente memoria utilizzabile.

Structera X 3406 supporta DDR4, mentre Structera X 3506 supporta DDR5. Entrambi si collegano tramite PCIe 6.0 e dovrebbero essere disponibili in campionatura nel primo trimestre del 2027. Marvell afferma che i prodotti possono migliorare il tempo al primo token e supportare contesti più lunghi rispetto alla generazione precedente.

Tuttavia, tale confronto riguarda solo il lato hardware della vicenda. Astera Labs, Montage Technology, Meta e altri fornitori stanno anch'essi sviluppando soluzioni di memoria CXL. La competizione si sta spostando da chi riesce a collegare più memoria a chi sa trasformare capacità condivisa più lenta in prestazioni applicative prevedibili.

Marvell Structera X CXL 3.2 aggiunge sei canali di memoria

Marvell aumenta capacità, larghezza di banda lato host e throughput di compressione all'interno di una sola generazione di controller.

Il lancio di Structera X comprende due espansori di memoria di seconda generazione. Un espansore di memoria è un controller che permette a un processore di accedere a memoria aggiuntiva tramite un'interconnessione esterna anziché attraverso i propri canali di memoria nativi.

Structera X 3406 offre sei canali DDR4 e supporta tre DIMM per canale. Un DIMM è il modulo rimovibile che ospita i chip DRAM all'interno di un server. Con 18 slot RDIMM, Marvell afferma che un controller può supportare fino a 9 TB di DDR4.

Structera X 3506 abbina sei canali DDR5 a due DIMM per canale. I suoi 12 slot RDIMM supportano fino a 6 TB di DDR5, secondo Marvell. I diversi limiti riflettono le configurazioni dei controller e le tecnologie di memoria, non l'affermazione che DDR4 sia intrinsecamente più capace.

Entrambi i prodotti passano da CXL 2.0 su PCIe 5.0 a CXL 3.2 su PCIe 6.0. CXL, ovvero Compute Express Link, è un'interconnessione coerente che consente ai processori di accedere a dispositivi e memoria collegati con semantica di caricamento e memorizzazione.

Il nuovo collegamento supporta fino a 256 GB al secondo di larghezza di banda host aggregata su una connessione PCIe 6.0 x16. È il doppio dei 128 GB al secondo dichiarati per la precedente generazione di Marvell. I controller possono inoltre suddividere la connettività tra un massimo di quattro host, consentendo a più sistemi di accedere alla capacità dietro un singolo dispositivo.

Il numero di canali è importante perché un controller necessita di sufficiente larghezza di banda sul backend per servire il collegamento host più veloce. Marvell ha aumentato il numero di canali di memoria da quattro a sei, un incremento del 50%. L'azienda ha mantenuto entrambi i controller su un processo produttivo a 5 nanometri.

Marvell ha inoltre portato il throughput di compressione e decompressione LZ4 inline a 250 GB al secondo. LZ4 è un formato di compressione a bassa latenza che sacrifica parte della densità di compressione in favore della velocità. Il nuovo throughput è cinque volte superiore al valore dichiarato per la generazione precedente.

Secondo Marvell, la compressione può offrire da due a tre volte la capacità effettiva disponibile dalla DRAM installata. Il risultato dipende dai dati, poiché pagine già compresse o irregolari non si ridurranno quanto quelle ripetitive.

L'annuncio introduce anche funzionalità estese di sicurezza e affidabilità. Marvell cita Caliptra 2.0, la crittografia della memoria AES-256, CXL Integrity and Data Encryption e la crittografia post-quantistica tra le protezioni supportate. Il suo sistema di affidabilità StructGuard aggiunge una correzione degli errori pensata per proteggere dai guasti dei dispositivi DRAM.

Questi cambiamenti rendono il lancio più di un semplice aggiornamento degli standard. Il controller deve alimentare sei canali di memoria, elaborare la compressione quasi alla velocità di linea, proteggere i dati e coordinare l'accesso da più host. Ogni funzione aggiunta crea inoltre un'ulteriore area che gli operatori devono convalidare prima della distribuzione.

Marvell prevede di dimostrare i dispositivi all'OCP Global Summit 2026. Tuttavia, la campionatura non è prevista prima dell'inizio del 2027. L'annuncio descrive quindi un componente in arrivo, non hardware che la maggior parte dei clienti possa acquistare e distribuire oggi.

Perché l'inferenza AI necessita di più della memoria dell'acceleratore

L'obiettivo immediato non è solo l'archiviazione del modello, ma lo stato operativo in espansione creato dall'inferenza concorrente e a contesto lungo.

Durante l'inferenza, un transformer memorizza tensori chiave e valore generati dai token elaborati in precedenza. Questa cache KV evita al sistema di ricalcolare lo stesso stato di attenzione a ogni passaggio di decodifica.

La domanda di cache KV aumenta con la lunghezza del contesto, la dimensione del batch, la struttura del modello e il numero di richieste attive. Prompt più lunghi consumano quindi memoria prima che il modello generi una singola risposta. I flussi di lavoro degli agenti aggiungono ulteriore pressione perché mantengono cronologie, usano strumenti, recuperano documenti e servono molte sessioni.

La memoria ad alta larghezza di banda, o HBM, resta la collocazione preferita per i dati cui un acceleratore deve accedere immediatamente. La sua larghezza di banda è molto superiore a quella della normale DRAM per server o della memoria collegata tramite CXL. Tuttavia, la capacità HBM è limitata, fisicamente vicina al processore e difficile da espandere dopo la distribuzione.

Gli operatori possono reagire riducendo le dimensioni dei batch, accorciando i contesti, ricalcolando lo stato espulso o spostando altrove i dati meno utilizzati. Ogni scelta può ridurre l'utilizzo o aumentare la latenza. La memoria aggiuntiva diventa preziosa quando mantiene gli acceleratori costosi al lavoro sui token anziché in attesa dei dati.

Marvell posiziona Structera X come un livello aggiuntivo per tale stato. Il controller non trasforma DDR4 o DDR5 in HBM. Crea un pool più ampio in cui dati selezionati possono restare indirizzabili a byte e più vicini rispetto allo storage convenzionale.

L'azienda afferma che i nuovi controller offrono un tempo al primo token fino al 40-50% più rapido a una lunghezza di contesto equivalente. Il tempo al primo token misura il ritardo tra l'invio di un prompt e la ricezione del primo token generato.

Marvell dichiara inoltre il supporto a finestre di contesto fino al doppio della lunghezza a latenza equivalente. Per i modelli di raccomandazione basati sul deep learning, riporta fino al doppio delle query al secondo e da due a tre volte la capacità effettiva delle tabelle di embedding.

Queste cifre sono dichiarazioni del fornitore basate su configurazioni non specificate nell'annuncio pubblico. Marvell non ha pubblicato dettagli sufficienti su carichi di lavoro, software, processori o riferimenti di base perché i lettori possano riprodurle. Dovrebbero essere considerate obiettivi di prodotto finché non emergeranno test indipendenti su sistemi.

Ciononostante, la domanda sottostante è credibile. La ricerca sul pooling di memoria CXL identifica un divario di capacità quando prompt lunghi e inferenza multi-tenant superano la HBM disponibile. L'analisi confronta il pooling CXL con la rielaborazione e l'offload DDR convenzionale, anziché trattare la memoria aggiuntiva come un acceleratore universale.

La distinzione è importante. Un livello di memoria più ampio può prevenire fallimenti dovuti alla capacità e ridurre ricalcoli non necessari. Non può eliminare la differenza di larghezza di banda tra HBM e DRAM esterna.

Questo rende la policy di collocamento centrale per le prestazioni. Le pagine a cui si accede frequentemente devono rimanere nella memoria più veloce, mentre quelle meno utilizzate possono spostarsi nel livello CXL. Se il software le classifica male, un server può guadagnare terabyte di capacità perdendo velocità applicativa.

La stessa questione emerge oltre i modelli linguistici. I sistemi di raccomandazione mantengono grandi tabelle di embedding le cui voci ricevono livelli di traffico disomogenei. Anche database e motori di analisi separano i set di lavoro caldi dalla capacità meno utilizzata. Structera X punta a questi carichi di lavoro vincolati dalla memoria accanto al serving di LLM.

Il lancio riflette quindi un cambiamento più ampio nell'infrastruttura AI. Gli acceleratori restano i motori di calcolo visibili, ma capacità e movimento della memoria determinano sempre più quanto lavoro utile tali motori riescano a completare.

Sei canali aumentano la pressione sui rivali a quattro canali

Il vantaggio hardware più evidente di Marvell è la densità per controller, mentre i concorrenti mantengono punti di forza diversi in termini di prontezza alla distribuzione e architettura.

Astera Labs elenca già prodotti CXL 3.2 nella propria famiglia Leo. I suoi controller Leo 2 supportano quattro canali di DDR4 o DDR5, connettività PCIe 6.0 ed espansione della memoria. La serie P supporta anche pooling e condivisione.

La scheda add-in A2000 di Astera offre otto slot RDIMM DDR5 o 12 slot DDR4. La sua architettura offre ai costruttori di sistemi un'opzione di scheda completa anziché soltanto un componente controller. Il design a sei canali annunciato da Marvell supporta il 50% in più di canali backend per controller.

Questa differenza può ridurre il numero di controller necessario per una determinata quantità di DRAM collegata. Meno controller possono semplificare la progettazione della scheda e potenzialmente ridurre consumo energetico, spazio e costi. I reali vantaggi a livello di sistema dipenderanno da packaging, termiche, velocità della memoria, topologia e qualificazione.

Montage Technology offre un altro termine di confronto. Nel luglio 2026, l'azienda ha annunciato la produzione di prova di un controller CXL 3.2 con due canali DDR5, velocità fino a 8.000 MT al secondo e supporto PCIe 6.x.

Montage ha dichiarato che il suo controller era stato integrato nei prodotti di prossima generazione di Samsung e SK hynix, con la convalida iniziale completata. Ha inoltre descritto l'allineamento con le piattaforme Intel Xeon e AMD EPYC. Queste dichiarazioni sull'ecosistema sono rilevanti perché l'interoperabilità può decidere se un nuovo dispositivo di memoria passa dalla dimostrazione alla produzione.

Marvell dispone di proprie basi per la distribuzione. L'azienda afferma che i suoi controller Structera X 2404 e 2504 di prima generazione sono già in consegna a clienti hyperscale. La nuova generazione utilizza lo stack software esistente e le integrazioni nell'ecosistema, fattori che potrebbero abbreviare la qualificazione.

I dispositivi di prima generazione offrono quattro canali di memoria e connettività CXL 2.0. Il 2404 incentrato su DDR4 accetta tre DIMM per canale, mentre il 2504 incentrato su DDR5 ne supporta due. Le loro specifiche di prodotto includono anche compressione inline, crittografia e fino a 200 GB al secondo di larghezza di banda della memoria.

Gli hyperscaler potrebbero anche realizzare dispositivi personalizzati anziché acquistare silicio commerciale. Il progetto Vistara di Meta, ad esempio, collega memoria DDR4 recuperata a server costruiti attorno a processori più recenti. Questo approccio consente a un singolo operatore di ottimizzare hardware e software attorno alla propria flotta, ma il chip risultante non è disponibile per i normali clienti dei data center.

Marvell compete sia con controller commerciali sia con alternative progettate dagli hyperscaler. La sua architettura a sei canali offre ai produttori di sistemi un'opzione generica più densa. Un design personalizzato può comunque prevalere quando la scala della flotta giustifica un'ottimizzazione più approfondita.

La competizione primaria è quindi architetturale: massima memoria dietro ciascun controller rispetto alla maturità della piattaforma circostante. Marvell guida il proprio confronto pubblico con sei canali, supporto per quattro host e compressione. I rivali possono rispondere attraverso schede disponibili, piattaforme validate, software o design meno complessi.

Non esistono ancora prove pubbliche che stabiliscano un vincitore universale. I prodotti Marvell non hanno raggiunto la finestra di campionatura dichiarata, mentre i dispositivi CXL 3.2 concorrenti si trovano in diverse fasi di commercializzazione. Gli acquirenti confronteranno sistemi completi, non specifiche di controller isolate.

La compressione rende la capacità elastica, non gratuita

Structera X può esporre molta più memoria effettiva, ma il vantaggio varia in base alla comprimibilità dei dati e al comportamento di accesso.

La promessa di una capacità effettiva da due a tre volte superiore deriva dall’elaborazione dei contenuti della memoria tramite il motore LZ4 del controller. Se una pagina si comprime fino a metà della sua dimensione originale, la stessa DRAM fisica può contenere approssimativamente il doppio dei dati logici, prima di considerare metadati e overhead operativo.

Questo meccanismo può essere utile per embedding sparsi, valori ripetuti e altre strutture comprimibili. Contribuirà meno quando le pagine contengono dati crittografati, già compressi o altamente irregolari. Il rapporto utile può inoltre cambiare nel corso della vita di un workload.

La compressione aggiunge lavoro a ogni accesso interessato. La risposta di Marvell è una maggiore velocità effettiva del motore, che secondo l’azienda può tenere il passo con l’interfaccia PCIe 6.0. Tuttavia, la sola velocità effettiva non descrive la latenza di coda, la contesa o il comportamento quando i rapporti di compressione variano tra le pagine.

Il controller deve inoltre mantenere le mappature tra indirizzi logici e posizioni fisiche compresse. La correzione degli errori e la crittografia operano insieme a tale mappatura. L’accesso multi-host aggiunge un ulteriore livello di coordinamento quando più sistemi condividono la capacità.

Queste funzioni spiegano perché conta la cifra di 250GB al secondo per la compressione. Un motore più lento potrebbe diventare un collo di bottiglia anche quando il collegamento host e i canali DRAM dispongono di banda inutilizzata. L’allineamento dei picchi di velocità non garantisce che i workload misti ottengano lo stesso risultato.

Il design a quattro host di Marvell rende l’utilizzo un’altra componente dell’argomentazione. La memoria inutilizzata dietro un server normalmente non può aiutare un altro server con un picco temporaneo. La capacità CXL condivisa consente agli operatori di allocare un pool tra gli host invece di sovradimensionare ogni macchina per il suo caso peggiore.

Questo vantaggio dipende dall’orchestrazione. Il software deve decidere quale host riceve capacità, come si spostano le pagine e cosa accade durante guasti o cambiamenti della domanda. L’hardware può esporre memoria condivisa senza sapere quale applicazione debba utilizzarla.

CXL 3.2 aggiunge miglioramenti nella gestione, nell’affidabilità e nella sicurezza alle principali capacità di fabric introdotte con CXL 3.0. PCIe 6.0 raddoppia la velocità di segnalazione per lane rispetto alla base PCIe 5.0 utilizzata da CXL 2.0. Passa inoltre alla modulazione di ampiezza d’impulso a quattro livelli e a unità di controllo del flusso di dimensione fissa.

Questi cambiamenti aumentano la banda del collegamento, ma non rendono la memoria collegata identica alla DRAM locale. Le richieste devono comunque attraversare un controller e un collegamento esterno. Compressione, crittografia, condivisione e switching possono aggiungere ulteriore lavoro al percorso.

Il design di Marvell va quindi interpretato come un’infrastruttura di capacità con supporto di banda, non come un sostituto di ogni accesso alla memoria locale. Il modello di implementazione più efficace mantiene i dati sensibili alla latenza vicini al calcolo e colloca i dati meno utilizzati nel livello espanso.

Per l’inferenza, questo potrebbe significare mantenere i dati di attenzione attivi in HBM e spostare blocchi di KV-cache riutilizzabili o meno urgenti nella DRAM collegata tramite CXL. Per i sistemi di raccomandazione, gli embedding richiesti più frequentemente potrebbero restare locali, mentre la lunga coda occuperebbe la capacità espansa.

Il successo dipende dal fatto che l’applicazione esponga una località sufficiente. I workload con regioni calde e fredde ben definite possono trarre vantaggio dal tiering. I workload che accedono uniformemente a un grande dataset percepiranno più spesso il livello più lento.

La stessa cautela si applica alle affermazioni sulla lunghezza del contesto. Supportare il doppio del contesto a una latenza dichiarata è utile solo se l’intero servizio soddisfa i propri obiettivi di risposta. Un massimo più elevato non aumenta automaticamente il throughput con traffico di produzione concorrente.

Il tiering software è il test più difficile

La principale incertezza è se i sistemi reali possano collocare i dati abbastanza bene da trasformare la capacità aggiuntiva in prestazioni di inferenza costanti.

La memoria CXL introduce caratteristiche di accesso non uniformi. DRAM locale, HBM dell’acceleratore, DRAM collegata e storage offrono ciascuno capacità, banda e latenza differenti. Le applicazioni necessitano di policy che comprendano tali differenze.

I sistemi operativi espongono già parte della memoria CXL come nodo NUMA separato. NUMA, ovvero accesso non uniforme alla memoria, descrive un sistema in cui il tempo di accesso dipende dalla posizione della memoria. Il posizionamento di base può spostare le pagine meno utilizzate lontano dalla DRAM locale, ma i workload variabili complicano questa decisione.

Una pagina che era poco utilizzata pochi secondi fa può diventare importante dopo una nuova query o una tendenza nelle raccomandazioni. Riportarla indietro consuma banda e tempo. Un movimento eccessivo può annullare il vantaggio di un livello più capiente.

Ricerche recenti illustrano il problema. Il progetto xTier utilizza machine learning nel kernel per classificare le pagine e adattare il campionamento al cambiamento delle fasi del workload. I suoi autori hanno valutato sei workload limitati dalla memoria con diversi rapporti tra memoria locale e memoria CXL.

Con rapporti di 1:15 o superiori, xTier è risultato il più veloce in 14 delle 18 configurazioni riportate. In media ha inoltre spostato meno pagine rispetto ai sistemi di confronto. Questi risultati suggeriscono che un tiering più intelligente possa rendere la capacità CXL più pratica, confermando al contempo che il posizionamento rimane un problema di ricerca attivo.

Un altro studio del 2026 sulle macchine virtuali cloud ha riportato ampie differenze di prestazioni tra memoria CXL remota e memoria locale. Gli autori hanno collegato tali differenze alla variabilità dei workload e alla complessità dello stack software. Questi risultati non invalidano CXL, ma mettono in discussione qualsiasi ipotesi secondo cui la capacità collegata si comporti in modo uniforme.

I ricercatori Microsoft hanno esaminato le prime implementazioni cloud da un’altra prospettiva. Il loro studio sull’implementazione di CXL sostiene che gli aspetti interni di CPU e DRAM possano dominare parte della latenza e della variabilità, anziché il solo protocollo. Questo rende la misurazione end-to-end più importante che attribuire la colpa a un singolo collegamento.

Queste prospettive possono coesistere. L’overhead del protocollo CXL è solo una parte del percorso, eppure il livello completo continua a comportarsi diversamente dalla memoria locale. Gli operatori devono testare insieme processori, firmware, controller, DIMM, kernel, allocatori e applicazioni.

Le dichiarazioni pubbliche di Marvell sulle prestazioni attualmente non offrono quel livello di dettaglio. L’azienda non identifica i modelli esatti, le distribuzioni dei prompt, la concorrenza, i processori host o le policy di posizionamento della memoria alla base dei miglioramenti riportati. Non pubblica inoltre il consumo energetico dei nuovi controller.

L’energia è rilevante perché compressione, crittografia, sei canali di memoria e segnalazione PCIe 6.0 consumano tutti energia. Un design che aumenta l’utilizzo degli acceleratori potrebbe comunque migliorare l’efficienza del sistema. Gli acquirenti hanno bisogno di misurazioni dell’intera piattaforma per effettuare questo calcolo.

L’affidabilità richiede un esame altrettanto attento. La condivisione della memoria tra quattro host può migliorare l’utilizzo, ma amplia anche l’effetto dei guasti del controller o del firmware. StructGuard e le funzionalità di affidabilità CXL affrontano parti di questo rischio, sebbene siano ancora necessarie evidenze in produzione.

Anche le dichiarazioni sulla sicurezza meritano un’interpretazione attenta. AES-256 e la crittografia del collegamento CXL proteggono i dati in specifiche posizioni e percorsi di transito. La crittografia post-quantistica può proteggere scambi selezionati, ma tali funzionalità non proteggono automaticamente un’applicazione né eliminano i rischi di gestione delle chiavi.

La data di campionamento crea un’ultima incertezza. Marvell ha annunciato le specifiche nell’ottobre 2026, con campioni previsti all’inizio del 2027. Il comportamento del silicio, la disponibilità delle schede, il supporto delle piattaforme e le tempistiche di produzione possono cambiare prima dell’implementazione generale.

Per gli acquirenti di data center, la domanda corretta non è se sei canali superino quattro in una scheda tecnica. È se un server qualificato mantenga migliori prestazioni di livello di servizio con traffico rappresentativo, pressione sulla memoria e condizioni di guasto.

Tre segnali mostreranno se Structera X può scalare

La validazione della piattaforma, risultati indipendenti sui workload e l’adozione in produzione determineranno se il vantaggio di densità di Marvell diventerà una posizione di mercato duratura.

Il primo segnale è il campionamento puntuale nel primo trimestre del 2027. Marvell deve fornire campioni funzionali di Structera X 3406 e 3506 con le capacità annunciate di PCIe 6.0, CXL 3.2, compressione, sicurezza e quattro host.

Il solo campionamento non dimostrerà la prontezza per la produzione. Stabilirà se i clienti possano iniziare la qualificazione nei tempi previsti. I ritardi darebbero ad Astera Labs, Montage Technology e ai progetti personalizzati degli hyperscaler più tempo per avanzare.

Il secondo segnale è la validazione nominativa di piattaforme e memoria. Gli acquirenti dovrebbero seguire la compatibilità confermata con specifiche generazioni di Intel Xeon e AMD EPYC, fornitori DDR4 e DDR5, produttori di server e versioni dei sistemi operativi.

CXL dipende dalla cooperazione lungo tutto questo stack. Un controller può rispettare la specifica e incontrare comunque problemi di firmware, BIOS, segnalazione degli errori o gestione della memoria in un sistema completo. Risultati pubblici di interoperabilità rafforzerebbero l’affermazione di Marvell secondo cui la sua base software Structera esistente può accelerare l’adozione.

Questi test dovrebbero includere tutte le modalità operative pubblicizzate. La configurazione a quattro host, il motore di compressione, le funzionalità di crittografia e le popolazioni DIMM massime creano condizioni di traffico e termiche differenti. La validazione a capacità ridotta rivelerebbe meno rispetto ai test sulle implementazioni previste.

Il terzo segnale è una misurazione indipendente dell’inferenza AI. Revisori e clienti necessitano di risultati per tempo al primo token, throughput dei token in uscita, latenza di coda, utilizzo degli acceleratori, energia della memoria e ripristino dai guasti.

Questi test dovrebbero confrontare diverse configurazioni. Baseline utili includono il funzionamento con sola HBM, l’offload convenzionale sulla memoria host, Structera X di prima generazione, controller CXL concorrenti e livelli di cache supportati dallo storage. Ogni confronto dovrebbe utilizzare gli stessi modelli e le stesse distribuzioni di traffico.

Anche i risultati della compressione richiedono divulgazioni specifiche per workload. Un’affermazione di capacità da due a tre volte superiore è significativa solo quando i lettori sanno quali pagine sono state compresse, con quale frequenza sono cambiate e come la decompressione ha influito sulla latenza. Il traffico applicativo misto offrirà un test migliore rispetto a un singolo dataset favorevole.

Le evidenze provenienti da servizi reali conteranno più di tutto. Un’implementazione presso un hyperscaler con traffico sostenuto dimostrerebbe che il controller Marvell può andare oltre le dimostrazioni e i campioni ingegneristici. L’adozione da parte dei produttori di server amplierebbe il mercato indirizzabile oltre le installazioni personalizzate.

Il lancio di Marvell Structera X CXL 3.2 avanza una chiara affermazione hardware: sei canali di memoria possono collegare più capacità dietro ciascun controller, mentre PCIe 6.0 fornisce la corrispondente banda host. Inoltre, colloca compressione, condivisione, sicurezza e affidabilità nello stesso dispositivo.

La questione irrisolta si trova al di sopra del silicio. Il software può decidere in modo coerente quali dati debbano risiedere in HBM, DRAM locale, memoria CXL o storage senza aggiungere una latenza inaccettabile? Questa decisione determinerà se terabyte aggiuntivi aumenteranno il throughput utile dell’inferenza o amplieranno semplicemente un livello sottoutilizzato.

Sviluppatori e acquirenti di infrastrutture dovrebbero chiedere ai fornitori evidenze dell’intero sistema anziché numeri di picco del controller. Monitorate la disponibilità dei campioni, la qualificazione della piattaforma e benchmark di inferenza ripetibili nei prossimi mesi. Se questi tre segnali si allineeranno, la memoria CXL a sei canali sembrerà meno capacità opzionale e più una componente pratica dello stack di serving AI.