Il data center AI CXL di Panmnesia sposta la sfida della scalabilità oltre le GPU

Panmnesia ha proposto un'architettura di data center AI CXL che coordina fino a 960 acceleratori all'interno di un unico dominio di esecuzione coerente. Il progetto, sviluppato con ricercatori di Meta, mira a far sì che le risorse distribuite tra i rack si comportino più come componenti all'interno di un unico grande chip.

Questa affermazione cambia il consueto dibattito sulle infrastrutture AI. La questione centrale non è più soltanto quale azienda riesca a costruire la GPU più veloce. È se centinaia di acceleratori, dispositivi di memoria e processori possano comunicare con una prevedibilità sufficiente da operare come un'unica macchina.

Il data center AI CXL di Panmnesia rimane una proposta architetturale, non un'implementazione commerciale su vasta scala documentata pubblicamente. Tuttavia, arriva con una credibilità maggiore rispetto a un tipico annuncio concettuale. Il progetto compare in una review sottoposta a peer review su invito, mentre Meta ha separatamente riportato risultati di produzione dalla propria infrastruttura di memoria CXL.

La proposta applica Compute Express Link, o CXL, a un punto critico dell'attuale modello di data center. CXL è uno standard di interconnessione aperto che supporta la comunicazione coerente tra processori, acceleratori e memoria. Può offrire un accesso alle risorse più diretto rispetto ai tradizionali livelli di rete e software.

Panmnesia e Meta non sostengono che CXL debba sostituire ogni connessione Ethernet o InfiniBand. La loro tesi, più circoscritta, è più rilevante. I carichi di lavoro che richiedono un'esecuzione strettamente sincronizzata necessitano di un percorso tra rack più prevedibile di quanto fornisca normalmente il networking general-purpose.

La proposta considera il data center come un'unica unità di esecuzione

Panmnesia e Meta vogliono estendere il coordinamento a livello di chip oltre i singoli server e rack.

I grandi carichi di lavoro AI distribuiscono i calcoli tra molti acceleratori. Questi acceleratori devono scambiarsi parametri del modello, risultati intermedi e messaggi di sincronizzazione durante un processo di addestramento o inferenza.

Un partecipante in ritardo può costringere ogni altro dispositivo del suo gruppo ad attendere. Gli ingegneri spesso chiamano straggler quel partecipante in ritardo. Man mano che i sistemi crescono, le differenze tra i percorsi di comunicazione più rapidi e più lenti diventano sempre più costose.

La nuova architettura si concentra sulla riduzione di questa dispersione della latenza. La latenza media resta importante, ma tempi di arrivo prevedibili diventano altrettanto cruciali quando centinaia di dispositivi devono completare la stessa operazione sincronizzata.

Secondo la proposta one-chip pubblicata, il progetto collocherebbe CPU, acceleratori e memoria all'interno di un dominio CXL gerarchico. La proposta utilizza tre principali elementi hardware per controllare i percorsi di comunicazione.

Il primo è uno switch ad alta fan-out e non bloccante. Un'elevata fan-out significa che un livello di switching può collegare molti dispositivi. Un design non bloccante mira a evitare che connessioni non correlate interferiscano inutilmente tra loro.

Il secondo componente è un'unità di accelerazione dei collegamenti. Questo hardware gestisce funzioni di comunicazione che altrimenti richiederebbero più elaborazione software o transizioni di protocollo.

Il terzo è un controller del fabric. Gestisce l'insieme più ampio delle risorse connesse e determina come i dispositivi vengono organizzati, accessibili e isolati.

Nel loro insieme, questi elementi sono concepiti per rendere più deterministica la comunicazione attraverso il fabric. I dispositivi restano collocati su schede, server e rack diversi, ma le loro interazioni seguono percorsi hardware controllati.

Il sistema di riferimento descritto nell'annuncio abbina una CPU a due acceleratori. Nel design proposto, una CPU coordinerebbe 16 acceleratori, un aumento di otto volte.

Un dominio gerarchico più ampio potrebbe includere fino a 960 acceleratori. L'annuncio descrive questa cifra come circa 13 volte la scala della sua piattaforma di riferimento.

La proposta punta inoltre a una latenza di comunicazione di andata e ritorno di alcune centinaia di nanosecondi per percorsi che altrimenti richiederebbero microsecondi attraverso reti convenzionali. Ciò rappresenta una riduzione fino a un ordine di grandezza nel confronto modellato.

Queste cifre descrivono l'architettura presentata nella review. Non devono essere interpretate come risultati verificati indipendentemente da un'installazione di produzione con 960 acceleratori.

Questa distinzione è importante. Un articolo di review può combinare prove esistenti, principi progettuali e un'architettura futura. Non stabilisce automaticamente che ogni componente abbia operato insieme al limite massimo proposto.

Ciononostante, la pubblicazione definisce una direzione tecnica precisa. Panmnesia sta trattando l'intero data center, anziché il server, come unità di progettazione hardware.

Perché la scalabilità dell'AI è diventata un problema di comunicazione

Aggiungere acceleratori aumenta la capacità di calcolo teorica, ma i carichi di lavoro sincronizzati avanzano solo alla velocità del loro scambio necessario più lento.

I fornitori di infrastrutture AI dedicano da anni sforzi ad aumentare le prestazioni degli acceleratori, la larghezza di banda della memoria e la densità dei rack. Questi miglioramenti restano importanti. Tuttavia, un grande modello raramente opera come una sequenza isolata di calcoli su un singolo dispositivo.

L'addestramento distribuisce livelli del modello e dati su molti acceleratori. Anche i sistemi di inferenza suddividono grandi modelli, indici di recupero e tabelle di raccomandazione tra risorse multiple.

Ogni suddivisione crea comunicazione. I dispositivi devono trasferire attivazioni, gradienti, parametri e dati memorizzati nella cache, restando al contempo sincronizzati con il resto del processo.

Il problema cresce più rapidamente di quanto suggerisca un semplice conteggio dei dispositivi. L'aggiunta di un acceleratore introduce un altro partecipante, ma può anche creare più relazioni di comunicazione e un'ulteriore potenziale fonte di ritardo.

Le reti general-purpose sono progettate per supportare traffico vario e routing flessibile. Questa flessibilità introduce interfacce di rete, buffering, elaborazione dei protocolli, gestione della congestione e coordinamento software.

Queste caratteristiche rendono Ethernet e InfiniBand utili nelle grandi strutture. Creano però anche variazioni temporali che i processi AI strettamente sincronizzati devono assorbire.

All'interno di un moderno rack di acceleratori, i fornitori utilizzano già collegamenti scale-up specializzati per ridurre tali penalità. Nvidia utilizza NVLink e NVLink Switch nei sistemi supportati. Il settore sta inoltre sviluppando UALink come connessione scale-up aperta per acceleratori.

Queste tecnologie si concentrano sull'accoppiamento stretto dei dispositivi all'interno di un dominio fisico limitato. CXL si è sviluppato attorno alle connessioni coerenti tra processori, acceleratori e memoria, incluse l'espansione, il pooling e la condivisione della memoria.

Il design di Panmnesia estende ulteriormente questo modello coerente. Il suo principale avversario non è una singola azienda di chip. È il percorso scale-out basato sulla rete e coordinato dal software, utilizzato quando il lavoro strettamente accoppiato supera i confini dei rack.

Ciò non rende Ethernet obsoleta. Le reti scale-out restano essenziali per lo storage, la connettività a livello di struttura, la comunicazione tra servizi e i carichi di lavoro che tollerano una sincronizzazione meno rigida.

Il conflitto riguarda il percorso computazionale. Panmnesia sostiene che copie ripetute dei dati e interventi software non dovrebbero frapporsi tra dispositivi che partecipano a una singola operazione strettamente sincronizzata.

L'esperienza di Meta in produzione conferisce a questa tesi un contesto pratico. L'azienda ha sviluppato Vistara, una piattaforma personalizzata di espansione della memoria CXL che comprende silicio, firmware, supporto del sistema operativo e implementazione nella flotta.

Meta afferma che Vistara ha operato in servizi di produzione che includono inferenza distribuita di machine learning, database, cache, elaborazione di big data e sistemi di build. Una sintesi del deployment di Vistara del CXL Consortium riporta fino al 25 percento di server in meno per l'inferenza disaggregata.

La stessa sintesi riporta una riduzione del 29 percento della latenza media per le cache distribuite. Si tratta di risultati di produzione riportati da Meta, non di benchmark del design completo di Panmnesia con 960 acceleratori.

Anche così, mostrano perché CXL sia andato oltre il dibattito di laboratorio. Gli hyperscaler dispongono ora di prove che l'espansione coerente della memoria può influire sul numero di server e sulla latenza dei servizi.

La pressione commerciale ricade su diversi gruppi. I fornitori di acceleratori devono dimostrare che i loro sistemi utilizzano in modo efficiente dispositivi costosi. Gli operatori cloud devono ridurre la capacità inutilizzata di memoria e calcolo. I fornitori di interconnessioni devono offrire comunicazioni prevedibili senza creare un'isola proprietaria rigida.

Per gli acquirenti enterprise, la questione arriva infine alla pianificazione della capacità. Un sistema che assegna la memoria indipendentemente dagli acceleratori può ridurre la necessità di acquistare un altro server completo soltanto perché una risorsa ha raggiunto il proprio limite.

Come il data center AI CXL di Panmnesia controlla la latenza

CXL fornisce comunicazione coerente, ma il meccanismo di Panmnesia dipende dal controllo di percorsi, buffer e gerarchia attorno allo standard.

CXL utilizza la base fisica PCI Express aggiungendo protocolli per l'accesso coerente a memoria e cache. La coerenza consente ai componenti connessi di mantenere una visione consistente dei dati condivisi.

Questa capacità è necessaria per un'esecuzione simile a quella di un unico chip, ma non è sufficiente. Uno standard può definire come comunicano i dispositivi senza garantire ritardi uguali in ogni possibile progettazione di sistema.

Un fabric di grandi dimensioni introduce switch, code, controller, conflitti di traffico e percorsi di diversa lunghezza. Ogni elemento può aumentare la latenza media o ampliare la differenza tra singole richieste.

La proposta di Panmnesia sottolinea quindi una variabilità della latenza delimitata. L'architettura cerca di rendere prevedibili i percorsi e il comportamento dell'hardware prima che un carico di lavoro sincronizzato inizi ad attenderli.

Il suo switch ad alta fan-out amplia il numero di dispositivi organizzati direttamente. Una struttura di switching non bloccante mira a preservare percorsi simultanei quando i pattern di traffico lo consentono.

L'unità di accelerazione dei collegamenti sposta nell'hardware attività di comunicazione selezionate. Ciò può ridurre l'intervento del sistema operativo ed evitare alcuni trasferimenti ripetuti tra buffer gestiti dal software.

Il controller del fabric organizza le risorse in gruppi gerarchici. Anziché trattare ogni dispositivo come un endpoint ugualmente distante, il progetto applica principi di posizionamento simili ai blocchi all'interno di un chip.

I componenti che comunicano frequentemente possono occupare regioni logiche vicine. Connessioni più ampie uniscono poi tali regioni in un dominio più grande.

Questa gerarchia è importante perché la distanza fisica ha conseguenze. I collegamenti elettrici perdono qualità del segnale su percorsi più lunghi e i retimer o ulteriori stadi di switching possono aggiungere ritardo.

La review propone connessioni ottiche per la maggiore distanza tra le parti del fabric. CXL-over-optics conserverebbe il modello di comunicazione CXL trasportando al contempo i segnali più lontano di quanto consentano normali tracce o cavi elettrici.

Il trasporto ottico non elimina accodamento, congestione, guasti o overhead del controller. Affronta la portata fisica e il trasporto del segnale, lasciando al resto dell'architettura la responsabilità di un'esecuzione prevedibile.

Anche lo standard di settore sta avanzando. La specifica ufficiale CXL 4.0 raddoppia la velocità dei dati a 128 GT/s, supporta porte aggregate e aggiunge funzionalità di affidabilità della memoria.

I progressi della specifica offrono agli implementatori maggiore larghezza di banda e flessibilità progettuale. Non garantiscono che prodotti di fornitori diversi raggiungano una latenza identica o interagiscano senza problemi alla scala di un data center.

Panmnesia ha sviluppato i livelli inferiori necessari per testare la propria tesi. L'azienda ha presentato un controller CXL basato su silicio e uno switch con routing basato sulle porte all'ISCA 2026.

Il routing basato sulle porte instrada il traffico in base agli identificatori delle porte dei dispositivi. Consente topologie più flessibili rispetto al routing gerarchico ad albero associato a PCIe e alle prime implementazioni CXL.

Panmnesia afferma che il suo controller e switch ottimizzati hanno mantenuto l'accesso alla memoria in una classe di latenza simile, estendendo al contempo le connessioni a decine di server. I risultati sul silicio pubblicati dall'azienda sono stati presentati nell'industry track di ISCA il 29 giugno.

Questi risultati supportano singoli meccanismi alla base dell'architettura più ampia. Non dimostrano che l'intero progetto del data center abbia raggiunto la maturità commerciale.

Questa evidenza a più livelli è comunque degna di nota. Molti annunci infrastrutturali passano direttamente da un diagramma a un'ampia dichiarazione di implementazione. Panmnesia può indicare silicio per controller, un'implementazione di switch, precedenti framework di sistema completi e l'esperienza produttiva separata di Meta.

Il passaggio mancante è l'integrazione alla scala annunciata. Hardware, firmware, sistemi operativi, software di orchestrazione, collegamenti ottici e gestione dei guasti devono tutti funzionare insieme sotto carico sostenuto.

CXL Sfida i Rapporti Fissi dei Server, Non Solo la Latenza di Rete

L'architettura affronta anche lo spreco di risorse creato quando calcolo e memoria vengono acquistati come pacchetti server fissi.

Un server AI contiene una particolare combinazione di CPU, acceleratori, memoria locale e networking. Tale combinazione non può adattarsi perfettamente a ogni carico di lavoro.

Un servizio può richiedere un'ampia capacità di calcolo degli acceleratori ma una capacità di memoria modesta. Un altro può ospitare enormi tabelle di embedding o indici di recupero, utilizzando al contempo relativamente poca potenza di calcolo.

Gli operatori spesso rispondono a una carenza di memoria aggiungendo un altro server completo o acceleratore. La nuova macchina fornisce memoria, ma introduce anche capacità di calcolo che il carico di lavoro potrebbe non richiedere.

Il pooling della memoria CXL separa queste decisioni di acquisto. Un pool di memoria può servire più host, mentre il software assegna capacità in base a una domanda in evoluzione.

Panmnesia ha esplorato questo modello in precedenti lavori applicativi su CXL. Il suo framework di sistema completo collegava CPU CXL, GPU, espansori di memoria e sistemi di switch.

Nei test applicativi CXL riportati dall'azienda, Panmnesia ha collocato un database di recupero in un grande pool di memoria, eseguendo al contempo l'inferenza di modelli linguistici su risorse GPU. L'azienda ha riportato prestazioni superiori di oltre sei volte rispetto al confronto basato su SSD.

Quel risultato è un benchmark del fornitore con una configurazione specifica. Non dovrebbe essere generalizzato a tutti i sistemi di recupero, dispositivi di archiviazione o prodotti CXL.

Il caso d'uso è comunque concreto. La retrieval-augmented generation, o RAG, recupera documenti pertinenti prima che un modello linguistico generi la propria risposta. Grandi indici vettoriali possono consumare una capacità di gran lunga superiore a quella fornita da un singolo acceleratore.

Collocare l'indice nella memoria condivisa può ridurre gli accessi a storage più lenti. Può inoltre consentire a più risorse di calcolo di utilizzare un livello di capacità gestito centralmente.

La stessa logica si applica ai sistemi di raccomandazione. Grandi tabelle di embedding possono richiedere molta memoria, ma non sempre giustificano l'aggiunta di GPU in proporzioni fisse.

Il lavoro Vistara di Meta mostra un'altra variante. L'azienda utilizza CXL per collegare memoria DDR4 meno recente a server più nuovi progettati attorno a processori DDR5.

Il riutilizzo della memoria può ridurre la pressione per la sostituzione dell'hardware ed estendere la vita utile dei componenti esistenti. Introduce però anche sfide ingegneristiche legate ad affidabilità, livelli prestazionali, firmware e gestione della flotta.

Il cambiamento più ampio va dalla composizione del server alla composizione delle risorse. Gli operatori scelgono la quantità di calcolo, memoria e accelerazione richiesta da un carico di lavoro, anziché accettare il rapporto incorporato in una singola macchina.

Se questo modello funziona tra fornitori diversi, gli acquirenti acquisiscono maggiore potere contrattuale. Memoria, processori e acceleratori possono evolvere secondo cicli di sostituzione separati.

Se rimane limitato a implementazioni proprietarie, gli hyperscaler potrebbero trarne vantaggio, mentre le imprese comuni si troverebbero di fronte a un'altra raccolta di piattaforme incompatibili.

Lo status di CXL come standard aperto è quindi importante. Crea una base tecnica condivisa per processori, dispositivi di memoria, switch e software di gestione.

L'apertura a livello di protocollo non crea automaticamente un mercato competitivo dei prodotti. Gli acquirenti hanno ancora bisogno di dispositivi validati, interfacce di gestione coerenti, controlli di sicurezza e interoperabilità affidabile.

Qui la posizione di Panmnesia diventa interessante. L'azienda non sta cercando di competere direttamente con Nvidia, AMD o gli acceleratori custom degli hyperscaler sul calcolo puro.

Sta vendendo il livello di interconnessione che determina l'efficienza con cui tali dispositivi operano insieme. Questo livello diventa più prezioso quando gli acquirenti combinano acceleratori, collegano pool di memoria più grandi e richiedono un utilizzo più elevato.

Le Affermazioni Più Ambiziose Richiedono Ancora Prove a Livello di Sistema

Un'architettura pubblicata e silicio funzionante riducono l'incertezza tecnica, ma non risolvono affidabilità, sicurezza o economia dell'implementazione.

La prima incertezza è la scala. Panmnesia afferma di aver implementato e validato componenti fondamentali, per poi prepararli alla fornitura commerciale.

L'azienda non ha documentato pubblicamente un'installazione produttiva in cui 960 acceleratori operino come un unico dominio coerente sotto carichi di lavoro sostenuti dei clienti. I lettori dovrebbero distinguere tra la configurazione massima dell'architettura e un'implementazione osservata.

La seconda incertezza riguarda il contenimento dei guasti. Un dominio di esecuzione più ampio può migliorare la condivisione, ma crea anche più relazioni che il software infrastrutturale deve monitorare.

La proposta indica che l'hardware guasto potrebbe essere sostituito a livello di dispositivo invece di sostituire un intero server. Questa unità di sostituzione più granulare può ridurre gli sprechi e migliorare la manutenibilità.

Tuttavia, gli operatori hanno anche bisogno di prove che il guasto di un dispositivo non possa corrompere lo stato condiviso né bloccare una parte molto più ampia della fabric. Il comportamento di recupero conta quanto la latenza nel percorso normale.

La terza incertezza è la congestione. I progetti di switch non bloccanti riducono alcuni conflitti, ma i carichi AI reali possono creare schemi di traffico concentrati.

Molti acceleratori possono richiedere la stessa regione di memoria o comunicare durante la stessa fase di sincronizzazione. Diverse centinaia di nanosecondi in condizioni controllate non garantiscono lo stesso risultato durante i picchi di contesa.

La quarta questione è la gerarchia della memoria. La memoria remota condivisa può offrire maggiore capacità, ma non replica tutte le proprietà della memoria locale ad alta larghezza di banda.

HBM è vicina a un acceleratore e fornisce una larghezza di banda adatta ai calcoli intensivi dei modelli. La memoria CXL può integrare questo livello, in particolare per dati ad alta intensità di capacità, ma non può semplicemente sostituire HBM in tutte le operazioni.

L'architettura richiede quindi un posizionamento intelligente. I dati a cui si accede frequentemente e sensibili alla latenza dovrebbero rimanere vicini all'acceleratore. Dati più grandi o meno sensibili al fattore tempo possono occupare capacità condivisa.

Il software deve comprendere tali differenze. Altrimenti, uno spazio di memoria teoricamente più grande può produrre prestazioni applicative incoerenti.

La quinta incertezza è la sicurezza. Estendere l'accesso coerente tra rack aumenta l'importanza di isolamento, controllo degli accessi, crittografia e gestione della fabric.

Un errore di configurazione in una rete convenzionale può esporre un servizio. Un errore in una fabric di memoria condivisa potrebbe influire sull'accesso diretto ai dati utilizzati da più dispositivi.

CXL include capacità di sicurezza e affidabilità, e le revisioni più recenti continuano a migliorarle. Gli acquirenti in produzione richiederanno comunque validazioni su silicio, firmware, software di gestione e procedure operative.

L'energia è un'altra questione aperta. Un pool di risorse più efficiente può ridurre i server non necessari e migliorare l'utilizzo dell'hardware.

Tuttavia, switch, retimer, moduli ottici, controller e sistemi di memoria più grandi consumano energia. La misura pertinente è l'energia totale per carico di lavoro completato, non la potenza nominale di un singolo componente.

L'incertezza finale riguarda l'economia. L'architettura di Panmnesia promette meno risorse inutilizzate e sostituzioni più granulari.

Tali risparmi devono superare il costo di nuovi switch, controller, ottiche, integrazione, validazione e formazione operativa. Gli hyperscaler possono ammortizzare l'ingegneria personalizzata su flotte enormi, mentre gli operatori più piccoli affrontano soglie diverse.

Ecco perché il coinvolgimento di Meta è importante senza costituire un'approvazione generalizzata. Meta apporta esperienza da sistemi implementati su un'infrastruttura vastissima.

Le sue evidenze mostrano che l'espansione della memoria CXL può creare valore in produzione. Non dimostrano che ogni elemento del dominio cross-rack proposto da Panmnesia raggiungerà la stessa maturità.

L'interpretazione responsabile non è né il rifiuto né l'accettazione. Panmnesia ha collegato in un'unica architettura un problema credibile, uno standard aperto, componenti implementati ed evidenze operative su scala hyperscale.

Il lavoro rimanente consiste nel dimostrare che queste parti mantengono i propri vantaggi quando combinate su scala completa.

Tre Segnali Mostreranno Se l'Architettura È Implementabile

La prossima fase deve sostituire i massimi architetturali con evidenze ripetibili su carichi di lavoro, interoperabilità e clienti.

Il primo segnale è una dimostrazione full-rack o multi-rack che esegua un carico AI riconosciuto. Panmnesia dovrebbe divulgare il numero di acceleratori, la topologia, la configurazione della memoria, lo stack software e le condizioni di traffico.

I risultati più utili includerebbero latenza di coda, throughput, utilizzo, consumo energetico e tempo di recupero. La sola latenza media non testerebbe la promessa centrale della proposta: un'esecuzione prevedibile.

Una dimostrazione che si avvicini al dominio proposto di 960 acceleratori sosterrebbe fortemente la tesi di un unico chip. Una dimostrazione molto più piccola sarebbe comunque utile, a condizione che l'azienda spieghi come scalano i propri risultati.

Il secondo segnale è l'interoperabilità tra fornitori. Un'architettura CXL aperta acquisisce significato commerciale quando processori, acceleratori, dispositivi di memoria, switch e strumenti di gestione di diversi fornitori funzionano insieme.

I test dovrebbero includere operazioni di lunga durata, iniezione di errori, aggiornamenti firmware, sostituzione dei dispositivi e isolamento di sicurezza. Un'implementazione riuscita con più fornitori rafforzerebbe la tesi di Panmnesia contro le isole infrastrutturali proprietarie.

Problemi persistenti di compatibilità la indebolirebbero. Gli acquirenti non vogliono flessibilità delle risorse al prezzo di un processo di qualificazione insolitamente fragile.

Il terzo segnale è un cliente di produzione nominato o un'implementazione proof-of-concept. Panmnesia ha affermato che i suoi componenti fondamentali stanno avanzando verso la fornitura commerciale.

Una sperimentazione presso un cliente dovrebbe rivelare se le risorse condivise riducono il numero totale di server o acceleratori necessari per un servizio reale. Dovrebbe inoltre mostrare se i risparmi operativi resistono al costo aggiuntivo della fabric.

SK Telecom è un test rilevante. Le due aziende avevano precedentemente concordato di sviluppare e validare un rack AI basato su CXL utilizzando modelli reali, misurando utilizzo della GPU, utilizzo della memoria, latenza e throughput.

I risultati di questo sforzo collegherebbero il lavoro sui componenti di Panmnesia ai requisiti operativi di un costruttore di data center. Misurazioni pubbliche avrebbero più peso di un altro diagramma architetturale.

Questi segnali chiariranno anche dove si colloca CXL accanto a Ethernet, InfiniBand, NVLink e UALink. L'esito più probabile è un'infrastruttura a livelli, non una connessione universale.

I collegamenti locali degli acceleratori possono servire le comunicazioni più sensibili alla larghezza di banda. CXL può organizzare la memoria coerente e le risorse scale-up. Ethernet o InfiniBand possono continuare a gestire il più ampio traffico scale-out.

Il contributo di Panmnesia consiste nell'argomentazione secondo cui il livello coerente dovrebbe estendersi molto più lontano di quanto avvenga oggi. Si tratta di una scommessa tecnica e commerciale sulla prevedibilità.

Per gli sviluppatori, il risultato potrebbe cambiare il modo in cui i modelli di grandi dimensioni e i sistemi di retrieval allocano la memoria. Le applicazioni potrebbero trattare la capacità come una risorsa fabric gestita, anziché come un confine rigido attorno a ciascun server.

Per gli acquirenti enterprise, il valore deriverebbe da un utilizzo più elevato e da cicli di aggiornamento più indipendenti. Questi vantaggi restano subordinati alla capacità degli strumenti di gestione di rendere comprensibile la topologia aggiuntiva.

I team di ingegneria dovranno preservare i risultati dei benchmark, le decisioni di configurazione, i registri degli incidenti e le evidenze di compatibilità man mano che questi sistemi evolvono. Una base di conoscenza consultabile può aiutare i team a collegare tali evidenze operative tra documenti tecnici locali.

La proposta di Panmnesia per un data center AI CXL merita attenzione perché sposta il dibattito sulla scalabilità dalla velocità dei componenti al coordinamento del sistema. Stabilisce inoltre uno standard misurabile per il proprio successo.

Occorre monitorare un test di carico multi-rack, l'interoperabilità tra fornitori diversi e un'implementazione in produzione identificata. Se tutti e tre arriveranno con dati riproducibili, il data center potrebbe iniziare a comportarsi meno come una rete di macchine e più come un unico computer accuratamente organizzato.