La roadmap CPO di SK hynix avvicina la luce alla memoria, ma il divario di prodotto resta
SK hynix ha pubblicato una roadmap di integrazione ottica in tre fasi il 20 agosto 2026, ma il piano CPO di SK hynix non è un lancio di prodotto. È una proposta sostenuta dalla ricerca per portare la luce più vicino ai processori e, in prospettiva, direttamente nei sistemi di memoria AI condivisa. Questa distinzione genera la tensione centrale.
La roadmap punta a oltre 100 terabit al secondo di larghezza di banda per nodo, energia inferiore a un picojoule per bit e latenza chip-to-chip sotto i 10 nanosecondi. Queste cifre descrivono obiettivi di progettazione per infrastrutture future. SK hynix non ha annunciato un sistema commerciale che soddisfi tutti e tre i target.
Il cambiamento più ampio conta perché Nvidia e Broadcom stanno già portando l’ottica co-packaged negli switch di rete. SK hynix sta spingendo l’idea più in profondità nell’architettura di calcolo. La sua destinazione proposta è una struttura ottica che collega pool di processori con pool di memoria, anziché fermare l’ottica allo switch di rete.
Cosa ha effettivamente annunciato la roadmap CPO di SK hynix
SK hynix ha annunciato una direzione tecnica, non un prodotto ottico-memoria già in commercio.
L’azienda ha confermato l’evento nel suo annuncio della roadmap CPO del 20 agosto. La review sottostante è apparsa su Nature Electronics con il titolo “Co-packaged optics for high-performance computing and artificial intelligence.”
L’ottica co-packaged, o CPO, colloca i motori ottici vicino al processore o allo switch che servono. Un motore ottico converte i dati elettrici in luce e riconverte la luce in entrata in segnali elettrici.
Questa prossimità accorcia il tratto elettrico più impegnativo. La fibra trasporta quindi i dati su distanze maggiori con perdite di propagazione inferiori rispetto a quelle che le tracce in rame possono offrire a velocità comparabili.
La review sugli interconnessi ottici, sottoposta a peer review, è stata scritta dal ricercatore di SK hynix Seunghoon Hong e da ricercatori di cinque università. Tra queste figurano la University of Virginia, la University of Illinois Urbana-Champaign, il MIT, la Nanyang Technological University e la Yonsei University.
L’articolo organizza il percorso di sviluppo in tre ampie fasi di integrazione. Il packaging bidimensionale colloca componenti elettronici e fotonici uno accanto all’altro su un substrato condiviso. Un design 2.5D li collega tramite un interposer, uno strato di comunicazione ad alta densità posto sotto più chip.
La fase 3D di più lungo periodo impila verticalmente diversi componenti elettronici e fotonici. Questo approccio può accorciare ulteriormente le connessioni, ma rende anche più difficili la dissipazione del calore, la produzione, i test e le riparazioni.
La proposta più rilevante di SK hynix va oltre questi diagrammi di packaging. Colloca un interposer fotonico tra un pool XPU e un pool di memoria separato. XPU è un termine generale per GPU, CPU e altri acceleratori specializzati.
In questo modello, un acceleratore mantiene una memoria ad alta larghezza di banda locale e veloce, o HBM, per le attività più immediate. Il processore può inoltre accedere a una risorsa di memoria più ampia tramite collegamenti ottici.
Questa architettura non renderebbe obsoleta l’HBM locale. La memoria locale continuerebbe a gestire i calcoli sensibili alla latenza. Il pool ottico offrirebbe capacità e flessibilità che non possono essere collocate accanto a ogni package di processore.
Questa separazione è importante. Gli attuali sistemi di acceleratori associano strettamente una quantità limitata di HBM a ciascun processore. Un design a pool chiede invece se più processori possano condividere un livello di memoria più ampio senza perdere troppa velocità o prevedibilità.
I target dichiarati dalla roadmap delineano una destinazione per questa architettura. Richiede una larghezza di banda superiore a 100 Tb/s per nodo, energia inferiore a 1 pJ/bit e latenza chip-to-chip sotto i 10 nanosecondi.
Si tratta di requisiti di sistema ambiziosi, non di specifiche verificate per hardware SK hynix annunciato. I materiali pubblici non identificano un nome di prodotto, un’implementazione presso clienti, un partner produttivo, una tempistica per i campioni o una data di lancio.
L’evento resta comunque sostanziale. Un grande fornitore di HBM ha formalmente incluso gli interconnessi ottici nella propria visione della futura architettura di memoria. Tuttavia, i lettori dovrebbero considerare l’annuncio come un segnale di ricerca e di ecosistema.
Questa impostazione chiarisce anche il divario nelle date di pubblicazione dell’elemento originale della hot-list. L’annuncio SK hynix sottostante risale al 20 agosto 2026. La successiva attenzione sui social media non ha segnato un secondo rilascio di prodotto.
Perché il muro della larghezza di banda si è spostato oltre l’HBM
L’HBM ha migliorato il percorso tra memoria e un acceleratore, ma i grandi sistemi AI hanno creato un secondo collo di bottiglia tra migliaia di componenti.
Il calcolo AI non scala soltanto rendendo più veloce una GPU. I grandi carichi di lavoro per training e inferenza dividono il lavoro tra processori, server, rack e pod di data center. Ogni livello aggiuntivo crea più spostamenti di dati.
L’HBM ha affrontato una parte cruciale di questo problema. Impila verticalmente i die di memoria e li colloca vicino a un acceleratore attraverso packaging avanzato. L’interfaccia corta e ampia fornisce molta più larghezza di banda rispetto alle normali connessioni di memoria esterne al package.
Questo design aiuta ad alimentare un processore senza costringere ogni byte a passare attraverso uno stretto canale di memoria convenzionale. Tuttavia, ogni package di acceleratore dispone di spazio, alimentazione, capacità termica e area dell’interposer finiti.
L’aggiunta di più stack HBM finisce per scontrarsi con questi limiti fisici. Aumentare la larghezza di banda HBM non migliora automaticamente nemmeno la comunicazione tra acceleratori separati o rack distanti.
La review di Nature Electronics descrive il vincolo più ampio attraverso la fisica elettrica. Resistenza, capacità e distorsione dipendente dalla frequenza peggiorano quando i collegamenti elettrici diventano più veloci o più lunghi. Gli ingegneri possono compensare con equalizzatori, retimer e processori di segnale digitali.
Questi componenti ripristinano la qualità del segnale, ma consumano energia e aggiungono calore, costi e latenza. Occupano inoltre spazio sulla scheda che non può essere destinato al calcolo o alla memoria.
I collegamenti ottici spostano nella fibra la parte a lunga distanza. La luce può percorrere distanze maggiori senza subire le stesse perdite dipendenti dalla frequenza che i segnali elettrici ad alta velocità sperimentano su schede e cavi.
Il CPO non elimina l’elettricità. Processori e memoria continuano a operare elettronicamente, mentre driver e ricevitori elettrici restano necessari. L’architettura riduce la distanza percorsa dai segnali elettrici alla massima velocità prima della conversione.
Questo dettaglio spiega perché la prossimità conta. Un modulo ottico pluggable si trova sul bordo di una scheda. I dati devono viaggiare dallo switch o dal processore attraverso tracce elettriche prima di raggiungere quel modulo.
Un motore co-packaged esegue la conversione accanto al chip principale. Il segmento elettrico si accorcia, mentre la fibra gestisce il percorso più lungo.
I ricercatori studiano questo concetto da anni. Un’ampia review della tecnologia CPO pubblicata nel 2023 ha documentato i progressi nella fotonica al silicio, nei laser, nel packaging, nelle interfacce elettriche e nella distribuzione di potenza ottica.
L’intervento di SK hynix cambia l’enfasi. L’azienda sta chiedendo in che modo l’ottica debba interagire con la gerarchia della memoria, non solo come possa sostituire i moduli di rete pluggable.
Una gerarchia di memoria assegna ruoli diversi alle tecnologie di archiviazione e memoria in base a velocità, capacità, posizione ed energia. Registri e cache si trovano più vicini al calcolo. L’HBM fornisce una memoria di lavoro locale più ampia, mentre altri livelli offrono capacità crescente a maggiore distanza.
Un pool di memoria ottica introdurrebbe un ulteriore livello. Il suo valore deriverebbe dalla condivisione di una risorsa più ampia tra processori, mantenendo al contempo l’HBM locale per i dati più utilizzati.
Questo potrebbe essere rilevante per modelli di grandi dimensioni i cui parametri, cache key-value, stati di training o indici di retrieval superano la memoria locale di un singolo acceleratore. Oggi, il software spesso divide queste risorse tra dispositivi e coordina i trasferimenti tramite fabric di rete.
Un percorso ottico a minore consumo energetico offrirebbe agli architetti di sistema più opzioni di collocazione. Potrebbero riservare la costosa capacità locale ai tensori sensibili alla latenza, collocando al contempo i dati meno richiesti nel livello condiviso.
Tuttavia, la memoria utilizzabile dipende da più fattori della sola larghezza di banda del collegamento. Le applicazioni considerano anche latenza di accesso, contesa, coerenza, isolamento dai guasti, sicurezza e supporto software.
Un collegamento fisico veloce non può decidere quale processore riceva priorità durante la congestione. Non può far comportare la memoria remota esattamente come l’HBM locale. Controller, protocolli, sistemi operativi, compilatori e scheduler dei carichi di lavoro devono esporre efficacemente la nuova topologia.
Per gli sviluppatori, questo significa che la roadmap non racconta semplicemente di un cavo più veloce. Indica un diverso modello di sistema in cui il posizionamento dei dati diventa più dinamico e potenzialmente più complesso.
I team che valutano tali sistemi avranno bisogno di registri affidabili delle ipotesi hardware, dei benchmark e delle dipendenze software. Una base di conoscenza ingegneristica ricercabile può aiutare a preservare queste decisioni con l’evolversi delle piattaforme.
La pressione va quindi oltre i fornitori di componenti ottici. Produttori di acceleratori, fornitori di memoria, fonderie, aziende di packaging, fornitori di rete e operatori cloud devono concordare come collegare i vari elementi.
La vera sfida è memoria locale contro memoria condivisa
La sfida principale non è SK hynix contro un singolo fornitore ottico. È la memoria locale strettamente collegata contro un’architettura mista, locale e condivisa.
L’HBM locale offre un vantaggio prestazionale semplice. Si trova accanto all’acceleratore e fornisce accesso prevedibile e ad alto throughput. Il software comprende già la relazione di base tra un dispositivo e la sua memoria collegata.
Il suo svantaggio è la scarsità fisica. Ogni processore può supportare solo la capacità consentita dallo spazio nel package, dai limiti termici, dalla larghezza dell’interfaccia, dall’alimentazione, dalla resa produttiva e dall’economia del sistema.
Un’architettura a pool cambia questa equazione. Diversi processori possono teoricamente accedere a un livello di capacità condivisa, consentendo di assegnare la memoria in base alla domanda del carico di lavoro anziché a confini fissi del package.
Il potenziale vantaggio di utilizzo è diretto. Un processore potrebbe richiedere una grande allocazione di memoria, mentre un altro ne richiede meno. Un pool condiviso potrebbe indirizzare la capacità disponibile verso il primo carico di lavoro, invece di lasciare memoria inutilizzata accanto al secondo.
Questa flessibilità diventa più preziosa quando i sistemi AI supportano carichi di lavoro misti. Training, inferenza batch, inferenza in tempo reale, fine-tuning, preparazione dei dati e retrieval possono imporre richieste diverse alla memoria.
L’architettura proposta mantiene l’HBM locale perché il pooling introduce compromessi. Anche un collegamento ottico con basso ritardo di propagazione deve passare attraverso conversione, switching, controller e arbitraggio.
Anche la distanza resta rilevante. Un pool remoto distribuito su un package o una scheda non avrà lo stesso profilo di accesso dell’HBM collegata direttamente tramite un interposer.
La versione più solida della tesi CPO di SK hynix è dunque ibrida. L’HBM locale fornisce larghezza di banda immediata, mentre il pooling ottico offre capacità e flessibilità a livello di sistema.
Questo modello ibrido mette sotto pressione il design convenzionale degli acceleratori. I fornitori di processori devono decidere quali funzioni di memoria rimangano all’interno del package e quali possano spostarsi all’esterno senza compromettere le prestazioni applicative.
Mette inoltre sotto pressione SK hynix stessa. Passare dai componenti di memoria all’architettura di sistema richiede competenze in fotonica, packaging, controller, protocolli e coordinamento software.
SK hynix non controlla ogni livello. Le fonderie fabbricano logica e fotonica. I partner di packaging assemblano componenti eterogenei. I fornitori di acceleratori definiscono le interfacce, mentre gli hyperscaler selezionano le architetture e sviluppano il software operativo.
Nvidia dimostra già quanto coordinamento verticale richieda il CPO. Il suo annuncio del marzo 2025 sugli switch fotonici ha citato TSMC, Coherent, Corning, Foxconn, Lumentum, SENKO e altri partner dell’ecosistema.
Nvidia ha descritto configurazioni Spectrum-X Ethernet con una capacità complessiva di 100 Tb/s o 400 Tb/s. Ha inoltre delineato uno switch Quantum-X InfiniBand con 144 porte operanti a 800 Gb/s.
Questi dati riguardano gli switch di rete, non la memoria condivisa ottica. Mostrano che l’attività commerciale nel CPO è attualmente concentrata nel networking, dove l’architettura e la logica d’acquisto sono più chiare.
Broadcom ha seguito un percorso simile attraverso lo switching Ethernet. La sua piattaforma CPO 200G di terza generazione ha esteso un programma esistente basato su silicio per switch, motori ottici, test automatizzati e partnership produttive.
SK hynix entra in questa discussione dalla direzione opposta. Nvidia e Broadcom partono dallo switching di rete e avvicinano l’ottica agli ASIC degli switch. SK hynix parte dalla memoria e si chiede come la luce possa estendere il sistema di memoria effettivo.
Non si tratta necessariamente di una collisione diretta tra prodotti. I due approcci possono integrarsi all’interno di un singolo cluster AI. La competizione riguarda chi definisce le interfacce e conquista la posizione più influente nella progettazione dei sistemi.
Se il pooling della memoria diventa importante, il fornitore di memoria potrebbe influenzare il comportamento dei controller, il packaging, i protocolli e l’ottimizzazione dei carichi di lavoro. Questo ruolo ha un peso strategico maggiore rispetto alla fornitura di componenti di memoria intercambiabili.
Se la memoria ottica dovesse restare impraticabile, i fornitori di acceleratori e di rete manterrebbero un controllo più forte. Il CPO si espanderebbe quindi soprattutto attraverso gli switch, mentre l’HBM resterebbe strettamente collegata a ciascun processore.
La roadmap mette dunque alla prova una tesi precisa: l’infrastruttura AI ha bisogno di una flessibilità della memoria condivisa sufficiente a giustificare un nuovo livello ottico.
La tesi è plausibile, ma dipende dal carico di lavoro. L’inferenza dei modelli linguistici di grandi dimensioni può richiedere una capacità di memoria considerevole. I carichi di addestramento possono generare intensi schemi di comunicazione collettiva. Il calcolo scientifico potrebbe privilegiare caratteristiche differenti in termini di latenza e coerenza.
Nessun singolo benchmark può rappresentare ogni caso d’uso. Un’architettura con pooling deve dimostrare dove supera l’HBM locale aggiuntiva, il networking convenzionale, la memoria collegata tramite CXL o il partizionamento dei dati a livello software.
La Roadmap Deve Ancora Affrontare Calore, Yield e Standard
Avvicinare l’ottica al calcolo migliora l’efficienza del segnale, ma rende il package più difficile da raffreddare, produrre, testare e riparare.
La gestione termica è uno dei problemi irrisolti più evidenti. I processori ad alte prestazioni producono calore concentrato, mentre i dispositivi fotonici e i laser possono essere sensibili alle variazioni di temperatura.
Collocare queste tecnologie nello stesso package crea esigenze termiche concorrenti. Raffreddare efficacemente il processore non garantisce un comportamento ottico stabile.
Le variazioni di temperatura possono spostare le lunghezze d’onda ottiche e alterare le prestazioni dei modulatori. I circuiti di controllo possono compensare, ma aggiungono consumo energetico e complessità.
Una rassegna del 2026 sulla gestione termica identifica i laser come una delle principali preoccupazioni in termini di affidabilità. Evidenzia inoltre la limitata manutenibilità quando i motori ottici diventano parte di un package strettamente integrato.
Un ricetrasmettitore pluggable guasto può normalmente essere rimosso da un pannello frontale. Un componente ottico co-packaged guasto può invece compromettere un assemblaggio di processore o switch di valore molto maggiore.
I progetti con laser esterni possono ridurre alcuni problemi di calore e sostituzione mantenendo le sorgenti laser fuori dal package principale. Introducono però requisiti relativi alla distribuzione ottica, ai connettori, all’accoppiamento e alla ridondanza.
Il yield produttivo crea un’altra sfida. Un package che contiene die di calcolo, stack di memoria, interfacce elettriche, chip fotonici, connessioni in fibra e substrati avanzati riesce solo quando le sue parti interconnesse funzionano insieme.
La combinazione di componenti può amplificare l’effetto finanziario di un singolo difetto. Una connessione ottica debole può costringere i produttori a scartare o rilavorare un assemblaggio contenente costoso silicio funzionante.
I test diventano più difficili con l’aumentare dell’integrazione. I produttori devono valutare le prestazioni elettriche, l’allineamento ottico, la stabilità termica, lo stress del packaging e l’affidabilità nel lungo periodo.
La sequenza 2D, 2.5D e 3D della roadmap riconosce questa progressione. Ogni fase può accorciare i percorsi dei dati e migliorare la densità. Ogni fase riduce inoltre la separazione fisica tra componenti con materiali e caratteristiche operative differenti.
L’integrazione eterogenea tridimensionale rappresenta la versione più estrema di questo compromesso. Lo stacking verticale può creare connessioni più corte, ma le interfacce nascoste sono più difficili da ispezionare, raffreddare e sostituire.
La standardizzazione potrebbe rivelarsi altrettanto importante. Un pool di memoria deve comunicare con processori, switch, controller e software di più fornitori.
Senza interfacce stabili, gli operatori cloud rischiano di dipendere da un’unica piattaforma strettamente accoppiata. I fornitori affrontano inoltre l’incertezza su quali progetti meritino ingenti investimenti produttivi.
Gli standard devono coprire più della segnalazione fisica. I sistemi hanno bisogno di rilevamento, mappatura della memoria, regole di coerenza, gestione della congestione, telemetria, recupero dagli errori, sicurezza e allocazione delle risorse.
CXL affronta già parti dell’espansione e del pooling della memoria attraverso un’interconnessione basata su PCIe. Un’architettura ottica deve chiarire se trasporta traffico CXL, introduce un altro protocollo o funge da livello fisico inferiore per più protocolli.
I materiali pubblici di SK hynix non risolvono queste questioni. Non identificano nemmeno un cliente che stia testando la configurazione proposta tra processore e memoria.
Questa assenza è rilevante perché gli obiettivi prestazionali interagiscono tra loro. Un progetto potrebbe raggiungere una larghezza di banda eccezionale senza centrare il proprio obiettivo energetico. Un altro potrebbe ottenere una bassa energia per collegamento ma richiedere costosi sistemi di raffreddamento o controllo.
L’obiettivo inferiore a 1 pJ/bit merita particolare cautela. Il perimetro di calcolo determina se una cifra include laser, driver elettrici, ricevitori, circuiti di tuning, switching, raffreddamento e overhead del controller di memoria.
Allo stesso modo, una latenza chip-to-chip inferiore a 10 nanosecondi non equivale alla latenza della memoria percepita dall’applicazione. Il software sperimenta l’intero percorso attraverso controller, arbitraggio, protocolli e accesso alla memoria.
L’annuncio non afferma che un nodo commerciale abbia raggiunto ogni obiettivo con un unico carico di lavoro documentato. Trattare questi traguardi come specifiche misurate di un prodotto sovrastimerebbe le prove disponibili.
Esiste anche un problema di implementazione. Gli operatori dei data center hanno investito molto in moduli ottici pluggable, processi di riparazione consolidati e catene di fornitura familiari.
Il CPO deve offrire un valore sufficiente in termini di energia, densità o affidabilità da giustificare il cambiamento di tali operazioni. Un package tecnicamente elegante può comunque perdere se le procedure di sostituzione creano tempi di inattività o rischi di inventario eccessivi.
Nvidia e Broadcom offrono test pertinenti perché i loro prodotti di switching collocano il CPO in un ruolo operativo definito. Disponibilità, affidabilità sul campo, modelli di riparazione e adozione da parte dei clienti influenzeranno la fiducia in un’integrazione ottica più profonda.
SK hynix affronta un secondo passo più difficile. Il pooling della memoria ottica deve dimostrare sia un package fisico affidabile sia una risorsa convincente visibile al software.
Tre Segnali Mostreranno Se la Memoria Ottica è Reale
La roadmap acquisisce significato commerciale solo quando SK hynix nomina hardware, partner e risultati misurati di implementazione.
Il primo segnale è un prototipo con una configurazione definita. SK hynix dovrebbe divulgare il tipo di processore, la tecnologia di memoria, i motori ottici, il progetto dell’interposer, il protocollo e il perimetro di misurazione.
Un simile prototipo consentirebbe ai clienti di distinguere le prestazioni dei componenti da quelle del sistema completo. Mostrerebbe inoltre quale fase della roadmap 2D, 2.5D o 3D sia concretamente praticabile per prima.
Le misurazioni pubblicate dovrebbero riportare la larghezza di banda totale del nodo, l’energia per bit, la latenza end-to-end, le condizioni termiche, i tassi di errore e il comportamento sostenuto. I risultati dovrebbero includere l’overhead dei sistemi di controllo e raffreddamento di supporto.
Se un prototipo si avvicina agli obiettivi dichiarati con un carico di lavoro riproducibile, la roadmap guadagna credibilità. Se le comunicazioni restano limitate a simulazioni di componenti, il divario commerciale rimane ampio.
Il secondo segnale è un ecosistema nominato e un percorso di standardizzazione. La memoria ottica non può arrivare alla produzione attraverso un fornitore di memoria che agisce da solo.
Un programma credibile richiede un partner per gli acceleratori, una fonderia, un fornitore di packaging, un fornitore di fotonica, un produttore di sistemi e un cliente cloud o di calcolo ad alte prestazioni. Richiede inoltre una strategia di interfaccia che altri fornitori possano implementare.
Il supporto a uno standard esistente ridurrebbe l’attrito nell’adozione. Un approccio proprietario potrebbe inizialmente avanzare più rapidamente, ma i clienti avrebbero bisogno di prove che i rischi di lock-in e interoperabilità restino gestibili.
Se SK hynix annuncia prototipi interoperabili con importanti partner di calcolo e packaging, la sua ambizione a livello di sistema diventa più concreta. Se le interfacce concorrenti si moltiplicano, cresce il rischio di standardizzazione.
Il terzo segnale è la prova sui carichi di lavoro che confronta l’architettura ibrida con HBM locale e le opzioni di espansione esistenti. La sola capacità non dimostrerà il valore della proposta.
I test dovrebbero mostrare dove il pooling ottico migliora la dimensione dei modelli, l’utilizzo degli acceleratori, il throughput o il consumo energetico senza una latenza inaccettabile. Dovrebbero inoltre rivelare quali carichi di lavoro restano più adatti a una memoria interamente locale.
Le sperimentazioni indipendenti dei clienti avrebbero più peso delle proiezioni dei fornitori. La telemetria di produzione sarebbe ancora più significativa, soprattutto se coprisse guasti, deriva termica, manutenzione e pianificazione software.
Le evidenze competitive più vicine arriveranno dal networking. Gli switch CPO annunciati da Nvidia e il programma produttivo di Broadcom possono mostrare se l’ottica integrata resiste alle condizioni operative dei data center.
Implementazioni riuscite degli switch rafforzerebbero la tesi di fondo a favore del CPO. Non convaliderebbero automaticamente la memoria ottica, ma ridurrebbero l’incertezza relativa al packaging, alle catene di fornitura e alle pratiche di assistenza.
Un’adozione debole o problemi di affidabilità avrebbero l’effetto opposto. Rafforzerebbero le argomentazioni a favore dell’ottica pluggable, dell’ottica on-board o di approcci meno integrati.
La roadmap CPO di SK hynix chiede in ultima analisi al settore di ridisegnare il confine attorno alla memoria. Invece di trattare la capacità come qualcosa permanentemente collegato a un singolo acceleratore, propone una gerarchia che comprende HBM locale e pool connessi otticamente.
È per questo che questo annuncio è più di un altro documento sulla fotonica. Colloca un importante fornitore di memoria all’interno di una competizione sull’architettura dei futuri sistemi AI.
Tuttavia, la roadmap resta una mappa. Non fornisce una destinazione di prodotto in commercio, una tempistica dei clienti né la prova che ogni obiettivo funzioni insieme agli altri.
Per gli acquirenti di infrastrutture e gli sviluppatori, l’azione pratica consiste nel seguire le prove piuttosto che gli obiettivi da titolo. Occorre osservare un prototipo completo, un gruppo di partner sostenuto dagli standard e risultati indipendenti sui carichi di lavoro.
La memoria ottica diventerà un livello utilizzabile accanto all’HBM locale, oppure il CPO resterà concentrato negli switch di rete? La prossima risposta credibile dovrà arrivare da sistemi misurati, non da un altro diagramma.
