Marvell Structera X CXL 3.2 rozszerza pamięć dla AI, ale pojemność to tylko połowa wyzwania

Marvell wprowadził dwa kontrolery Structera X CXL 3.2 z sześcioma kanałami pamięci, łącznością dla czterech hostów i obsługą do 9 TB pamięci fizycznej. Premiera Marvell Structera X CXL 3.2 odpowiada na rosnące ograniczenie inferencji: akceleratory mogą przetwarzać tokeny tylko wtedy, gdy otacza je wystarczająco dużo użytecznej pamięci.

Structera X 3406 obsługuje DDR4, natomiast Structera X 3506 — DDR5. Oba układy łączą się przez PCIe 6.0, a ich próbki mają być dostępne w pierwszym kwartale 2027 roku. Marvell twierdzi, że produkty mogą skrócić czas do pierwszego tokenu i wydłużyć obsługiwane konteksty w porównaniu z poprzednią generacją.

Porównanie to obejmuje jednak wyłącznie sprzętową stronę zagadnienia. Astera Labs, Montage Technology, Meta i inni dostawcy również rozwijają projekty pamięci CXL. Rywalizacja przesuwa się z pytania, kto może podłączyć najwięcej pamięci, na to, kto potrafi przekształcić wolniejszą, współdzieloną pojemność w przewidywalną wydajność aplikacji.

Marvell Structera X CXL 3.2 dodaje sześć kanałów pamięci

Marvell zwiększa pojemność, przepustowość hosta i przepustowość kompresji w jednej generacji kontrolerów.

Premiera Structera X obejmuje dwa ekspandery pamięci drugiej generacji. Ekspander pamięci to kontroler, który pozwala procesorowi uzyskać dostęp do dodatkowej pamięci przez zewnętrzne połączenie, zamiast przez natywne kanały pamięci.

Structera X 3406 oferuje sześć kanałów DDR4 i obsługuje trzy moduły DIMM na kanał. DIMM to wyjmowany moduł zawierający układy DRAM wewnątrz serwera. Dzięki 18 gniazdom RDIMM jeden kontroler może, według Marvell, obsługiwać do 9 TB DDR4.

Structera X 3506 łączy sześć kanałów DDR5 z dwoma modułami DIMM na kanał. Jego 12 gniazd RDIMM obsługuje do 6 TB DDR5, według Marvell. Różne limity wynikają z konfiguracji kontrolerów i technologii pamięci, a nie z twierdzenia, że DDR4 z natury oferuje większe możliwości.

Oba produkty przechodzą z CXL 2.0 przez PCIe 5.0 na CXL 3.2 przez PCIe 6.0. CXL, czyli Compute Express Link, to spójne połączenie umożliwiające procesorom dostęp do podłączonych urządzeń i pamięci z semantyką load-and-store.

Nowe łącze obsługuje do 256 GB na sekundę łącznej przepustowości hosta przez połączenie PCIe 6.0 x16. To dwukrotnie więcej niż deklarowane 128 GB na sekundę poprzedniej generacji Marvell. Kontrolery mogą także dzielić łączność między maksymalnie cztery hosty, umożliwiając kilku systemom dostęp do pojemności znajdującej się za jednym urządzeniem.

Liczba kanałów ma znaczenie, ponieważ kontroler potrzebuje wystarczającej przepustowości po stronie pamięci, aby obsłużyć szybsze łącze hosta. Marvell zwiększył liczbę kanałów pamięci z czterech do sześciu, czyli o 50 procent. Firma zachowała dla obu kontrolerów proces produkcyjny 5 nm.

Marvell zwiększył także przepustowość wbudowanej kompresji i dekompresji LZ4 do 250 GB na sekundę. LZ4 to format kompresji o niskich opóźnieniach, który wymienia część stopnia kompresji na szybkość. Nowa przepustowość jest pięciokrotnie wyższa od deklarowanej wartości poprzedniej generacji.

Według Marvell kompresja może zapewnić od dwóch do trzech razy większą efektywną pojemność niż zainstalowana pamięć DRAM. Wynik zależy od danych, ponieważ już skompresowane lub nieregularne strony nie zmniejszą się tak jak dane powtarzalne.

Ogłoszenie wprowadza także rozszerzone funkcje bezpieczeństwa i niezawodności. Marvell wymienia Caliptra 2.0, szyfrowanie pamięci AES-256, CXL Integrity and Data Encryption oraz kryptografię postkwantową jako obsługiwane zabezpieczenia. System niezawodności StructGuard dodaje korekcję błędów mającą chronić przed awariami urządzeń DRAM.

Zmiany te sprawiają, że premiera jest czymś więcej niż rutynową aktualizacją standardu. Kontroler musi zasilać sześć kanałów pamięci, przetwarzać kompresję niemal z prędkością łącza, chronić dane i koordynować dostęp z wielu hostów. Każda dodatkowa funkcja tworzy też kolejny obszar, który operatorzy muszą zweryfikować przed wdrożeniem.

Marvell planuje zaprezentować urządzenia podczas 2026 OCP Global Summit. Próbki nie są jednak spodziewane przed początkiem 2027 roku. Ogłoszenie opisuje więc nadchodzący komponent, a nie sprzęt, który większość klientów może obecnie kupić i wdrożyć.

Dlaczego inferencja AI potrzebuje więcej niż pamięci akceleratora

Bezpośrednim celem nie jest wyłącznie przechowywanie modelu, lecz rosnący stan roboczy tworzony przez równoczesną inferencję i długie konteksty.

Podczas inferencji transformer przechowuje tensory kluczy i wartości wygenerowane z wcześniej przetworzonych tokenów. Ta pamięć podręczna KV zapobiega ponownemu obliczaniu tego samego stanu uwagi na każdym etapie dekodowania.

Zapotrzebowanie na pamięć podręczną KV rośnie wraz z długością kontekstu, rozmiarem batcha, strukturą modelu i liczbą aktywnych żądań. Dłuższe prompty zużywają więc pamięć, zanim model wygeneruje choć jedną odpowiedź. Przepływy pracy agentów zwiększają presję, ponieważ utrzymują historię, korzystają z narzędzi, pobierają dokumenty i obsługują wiele sesji.

Pamięć wysokiej przepustowości, czyli HBM, pozostaje preferowanym miejscem dla danych, do których akcelerator musi uzyskać natychmiastowy dostęp. Jej przepustowość jest znacznie większa niż zwykłej serwerowej pamięci DRAM lub pamięci podłączonej przez CXL. Pojemność HBM jest jednak ograniczona, fizycznie bliska procesorowi i trudna do rozszerzenia po wdrożeniu.

Operatorzy mogą reagować, zmniejszając rozmiary batchy, skracając konteksty, ponownie obliczając usunięty stan lub przenosząc rzadziej używane dane gdzie indziej. Każdy z tych wyborów może obniżyć wykorzystanie zasobów lub zwiększyć opóźnienia. Dodatkowa pamięć staje się cenna, gdy pozwala kosztownym akceleratorom przetwarzać tokeny zamiast czekać na dane.

Marvell pozycjonuje Structera X jako dodatkową warstwę dla tego stanu. Kontroler nie zamienia DDR4 ani DDR5 w HBM. Tworzy większą pulę, w której wybrane dane mogą pozostać adresowalne bajtowo i znajdować się bliżej niż w konwencjonalnej pamięci masowej.

Firma twierdzi, że nowe kontrolery zapewniają do 40–50 procent krótszy czas do pierwszego tokenu przy równoważnej długości kontekstu. Czas do pierwszego tokenu mierzy opóźnienie między przesłaniem promptu a otrzymaniem pierwszego wygenerowanego tokenu.

Marvell deklaruje również obsługę okien kontekstowych do dwukrotnie dłuższych przy równoważnych opóźnieniach. W przypadku modeli rekomendacji opartych na głębokim uczeniu firma podaje do dwukrotnie więcej zapytań na sekundę i od dwóch do trzech razy większą efektywną pojemność tabel osadzeń.

Wartości te są deklaracjami dostawcy opartymi na nieokreślonych konfiguracjach przedstawionych w publicznym ogłoszeniu. Marvell nie opublikował wystarczających szczegółów dotyczących obciążeń, oprogramowania, procesorów ani punktów odniesienia, aby czytelnicy mogli je odtworzyć. Należy traktować je jako cele produktowe, dopóki nie pojawią się niezależne testy systemowe.

Mimo to podstawowy popyt jest wiarygodny. Badania nad pulowaniem pamięci CXL wskazują na lukę pojemnościową, gdy długie prompty i inferencja wielodzierżawna przekraczają dostępną pojemność HBM. Analiza porównuje pulowanie CXL z ponownym obliczaniem i konwencjonalnym przenoszeniem danych do DDR, zamiast traktować dodatkową pamięć jako uniwersalne przyspieszenie.

To rozróżnienie jest istotne. Większa warstwa pamięci może zapobiegać awariom wynikającym z ograniczeń pojemności i ograniczać niepotrzebne ponowne obliczenia. Nie może usunąć różnicy w przepustowości między HBM a zewnętrzną pamięcią DRAM.

Dlatego polityka rozmieszczania danych staje się kluczowa dla wydajności. Często używane strony muszą pozostawać w szybszej pamięci, podczas gdy rzadziej używane mogą trafić do warstwy CXL. Jeśli oprogramowanie źle je sklasyfikuje, serwer może zyskać terabajty pojemności, jednocześnie tracąc szybkość aplikacji.

Ten sam problem występuje poza modelami językowymi. Systemy rekomendacyjne utrzymują duże tabele osadzeń, których wpisy odbierają nierównomierny ruch. Bazy danych i silniki analityczne również oddzielają gorące zestawy robocze od rzadziej używanej pojemności. Structera X celuje w te obciążenia ograniczane przez pamięć obok obsługi LLM.

Premiera odzwierciedla zatem szerszą zmianę w infrastrukturze AI. Akceleratory pozostają widocznymi silnikami obliczeniowymi, lecz pojemność pamięci i przemieszczanie danych coraz częściej decydują o tym, ile użytecznej pracy wykonują te silniki.

Sześć kanałów zwiększa presję na czterokanałowych rywali

Najwyraźniejszą przewagą sprzętową Marvell jest gęstość przypadająca na kontroler, podczas gdy konkurenci zachowują inne atuty w zakresie gotowości wdrożeniowej i architektury.

Astera Labs już wymienia produkty CXL 3.2 w rodzinie Leo. Jej kontrolery Leo 2 obsługują cztery kanały DDR4 lub DDR5, łączność PCIe 6.0 oraz rozszerzanie pamięci. Seria P obsługuje także pulowanie i współdzielenie.

Karta rozszerzeń Astera A2000 oferuje osiem gniazd DDR5 RDIMM lub 12 gniazd DDR4. Jej architektura daje twórcom systemów gotową opcję karty, a nie tylko komponent kontrolera. Ogłoszony przez Marvell sześciokanałowy projekt obsługuje o 50 procent więcej kanałów po stronie pamięci na kontroler.

Różnica ta może zmniejszyć liczbę kontrolerów potrzebnych dla określonej ilości podłączonej pamięci DRAM. Mniej kontrolerów może uprościć projekt płyty oraz potencjalnie ograniczyć zużycie energii, zajmowaną przestrzeń i koszty. Rzeczywiste korzyści systemowe będą zależeć od obudowy, warunków termicznych, szybkości pamięci, topologii i kwalifikacji.

Montage Technology stanowi kolejne porównanie. W lipcu 2026 roku firma ogłosiła produkcję próbną kontrolera CXL 3.2 z dwoma kanałami DDR5, szybkością do 8 000 MT na sekundę i obsługą PCIe 6.x.

Montage podał, że jego kontroler został zintegrowany z produktami nowej generacji Samsung i SK hynix, a wstępna walidacja została ukończona. Firma opisała również zgodność z platformami Intel Xeon i AMD EPYC. Te deklaracje dotyczące ekosystemu mają znaczenie, ponieważ interoperacyjność może przesądzić o przejściu nowego urządzenia pamięciowego od demonstracji do produkcji.

Marvell ma własne podstawy wdrożeniowe. Firma twierdzi, że jej kontrolery pierwszej generacji Structera X 2404 i 2504 są już dostarczane klientom hyperscale. Nowa generacja wykorzystuje istniejący stos oprogramowania i integracje z ekosystemem, co może skrócić proces kwalifikacji.

Urządzenia pierwszej generacji oferują cztery kanały pamięci i łączność CXL 2.0. Model 2404 skoncentrowany na DDR4 obsługuje trzy moduły DIMM na kanał, podczas gdy 2504 skoncentrowany na DDR5 obsługuje dwa. Ich specyfikacje produktów obejmują także kompresję wbudowaną, szyfrowanie i do 200 GB na sekundę przepustowości pamięci.

Dostawcy hyperscale mogą również tworzyć własne urządzenia zamiast kupować układy dostępne komercyjnie. Projekt Meta Vistara, na przykład, podłącza odzyskaną pamięć DDR4 do serwerów zbudowanych wokół nowszych procesorów. Takie podejście pozwala jednemu operatorowi dostroić sprzęt i oprogramowanie do własnej floty, lecz powstały układ nie jest dostępny dla zwykłych klientów centrów danych.

Marvell konkuruje zarówno z kontrolerami dostępnymi komercyjnie, jak i alternatywami projektowanymi przez hyperscalerów. Jego sześciokanałowa architektura oferuje producentom systemów gęstszą opcję ogólnego zastosowania. Własny projekt może jednak nadal zwyciężać, gdy skala floty uzasadnia głębszą optymalizację.

Podstawowa rywalizacja ma zatem charakter architektoniczny: maksymalna ilość pamięci za każdym kontrolerem kontra dojrzałość otaczającej platformy. Marvell eksponuje w swoim publicznym porównaniu sześć kanałów, obsługę czterech hostów i kompresję. Rywale mogą odpowiedzieć dostępnymi kartami, zwalidowanymi platformami, oprogramowaniem lub mniej złożonymi projektami.

Nie istnieją jeszcze publiczne dowody wskazujące uniwersalnego zwycięzcę. Produkty Marvell nie osiągnęły jeszcze deklarowanego okresu udostępniania próbek, podczas gdy konkurencyjne urządzenia CXL 3.2 znajdują się na różnych etapach komercjalizacji. Kupujący będą porównywać kompletne systemy, a nie odizolowane specyfikacje kontrolerów.

Kompresja czyni pojemność elastyczną, a nie darmową

Structera X może udostępnić znacznie większą efektywną pamięć, lecz korzyść zależy od kompresowalności danych i sposobu dostępu.

Obietnica dwu- lub trzykrotnie większej efektywnej pojemności wynika z przetwarzania zawartości pamięci przez silnik LZ4 kontrolera. Jeśli strona kompresuje się do połowy pierwotnego rozmiaru, ta sama fizyczna pamięć DRAM może pomieścić około dwa razy więcej danych logicznych, zanim uwzględni się metadane i narzut operacyjny.

Mechanizm ten może być przydatny w przypadku rzadkich embeddingów, powtarzających się wartości i innych struktur podatnych na kompresję. Będzie miał mniejsze znaczenie, gdy strony zawierają dane zaszyfrowane, już skompresowane lub wysoce nieregularne. Użyteczny współczynnik może też zmieniać się w trakcie działania obciążenia.

Kompresja dodaje pracę przy każdym objętym nią dostępie. Odpowiedzią Marvell jest wyższa przepustowość silnika, która — jak twierdzi firma — może dotrzymać kroku interfejsowi PCIe 6.0. Sama przepustowość nie opisuje jednak opóźnień krańcowych, rywalizacji o zasoby ani zachowania, gdy współczynniki kompresji różnią się między stronami.

Kontroler musi również utrzymywać mapowania między adresami logicznymi a skompresowanymi lokalizacjami fizycznymi. Korekcja błędów i szyfrowanie działają równolegle z tym mapowaniem. Dostęp wielu hostów dodaje kolejną warstwę koordynacji, gdy kilka systemów współdzieli pojemność.

Funkcje te wyjaśniają, dlaczego znaczenie ma deklarowana wartość 250 GB na sekundę dla kompresji. Wolniejszy silnik mógłby stać się wąskim gardłem, nawet gdy łącze hosta i kanały DRAM mają wolną przepustowość. Dopasowanie szczytowych szybkości nie gwarantuje, że mieszane obciążenia uzyskają taki sam rezultat.

Czterohostowa konstrukcja Marvell sprawia, że wykorzystanie zasobów staje się kolejną częścią argumentu. Pamięć niewykorzystana za jednym serwerem zwykle nie może pomóc innemu serwerowi przy tymczasowym wzroście zapotrzebowania. Współdzielona pojemność CXL pozwala operatorom przydzielać pulę między hostami zamiast przewymiarowywać każdą maszynę pod najgorszy przypadek.

Ta korzyść zależy od orkiestracji. Oprogramowanie musi zdecydować, który host otrzyma pojemność, jak przemieszczają się strony i co dzieje się podczas awarii lub zmian popytu. Sprzęt może udostępniać współdzieloną pamięć, nie wiedząc, która aplikacja powinna z niej korzystać.

CXL 3.2 dodaje usprawnienia zarządzania, niezawodności i bezpieczeństwa do głównych możliwości fabric wprowadzonych w CXL 3.0. PCIe 6.0 podwaja szybkość sygnalizacji na linię w porównaniu z fundamentem PCIe 5.0 używanym przez CXL 2.0. Przechodzi również na czteropoziomową modulację amplitudową impulsów oraz jednostki kontroli przepływu o stałym rozmiarze.

Zmiany te zwiększają przepustowość łącza, ale nie czynią podłączonej pamięci identyczną z lokalną pamięcią DRAM. Żądania nadal przechodzą przez kontroler i zewnętrzne łącze. Kompresja, szyfrowanie, współdzielenie i przełączanie mogą dodać więcej pracy do tej ścieżki.

Konstrukcję Marvell należy więc rozumieć jako infrastrukturę pojemnościową ze wsparciem przepustowości, a nie zamiennik każdego dostępu do pamięci lokalnej. Najsilniejszy model wdrożenia utrzymuje dane wrażliwe na opóźnienia blisko zasobów obliczeniowych, a chłodniejsze dane umieszcza w rozszerzonej warstwie.

W przypadku inferencji może to oznaczać zachowanie aktywnych danych uwagi w HBM, przy jednoczesnym przenoszeniu wielokrotnie używanych lub mniej pilnych bloków KV-cache do pamięci DRAM podłączonej przez CXL. W systemach rekomendacyjnych często żądane embeddingi mogą pozostać lokalne, podczas gdy długi ogon zajmie rozszerzoną pojemność.

Sukces zależy od tego, czy aplikacja zapewnia wystarczającą lokalność. Obciążenia z wyraźnymi gorącymi i zimnymi obszarami mogą skorzystać na warstwowaniu. Obciążenia, które równomiernie odwołują się do dużego zbioru danych, będą częściej odczuwać wolniejszą warstwę.

Ta sama ostrożność dotyczy deklaracji dotyczących długości kontekstu. Obsługa dwukrotnie dłuższego kontekstu przy określonym opóźnieniu jest użyteczna tylko wtedy, gdy cała usługa spełnia cele czasu odpowiedzi. Większe maksimum nie podnosi automatycznie przepustowości przy współbieżnym ruchu produkcyjnym.

Warstwowanie przez oprogramowanie jest trudniejszym testem

Główna niepewność dotyczy tego, czy rzeczywiste systemy potrafią wystarczająco dobrze rozmieszczać dane, aby przełożyć dodatkową pojemność na stabilną wydajność inferencji.

Pamięć CXL wprowadza niejednorodne charakterystyki dostępu. Lokalna pamięć DRAM, HBM akceleratora, podłączona pamięć DRAM i pamięć masowa oferują różną pojemność, przepustowość i opóźnienia. Aplikacje potrzebują zasad uwzględniających te różnice.

Systemy operacyjne już udostępniają część pamięci CXL jako osobny węzeł NUMA. NUMA, czyli niejednorodny dostęp do pamięci, opisuje system, w którym czas dostępu zależy od lokalizacji pamięci. Podstawowe rozmieszczanie może przenosić chłodniejsze strony poza lokalną pamięć DRAM, lecz zmieniające się obciążenia komplikują tę decyzję.

Strona, która kilka sekund temu była chłodna, może stać się ważna po nowym zapytaniu lub zmianie trendu rekomendacji. Jej przeniesienie z powrotem zużywa przepustowość i czas. Nadmierne przemieszczanie może zniwelować korzyść z większej warstwy.

Najnowsze badania ilustrują ten problem. Projekt xTier wykorzystuje uczenie maszynowe w jądrze do klasyfikowania stron i dostosowywania próbkowania wraz ze zmianą faz obciążenia. Jego autorzy ocenili sześć obciążeń ograniczonych pamięcią przy kilku stosunkach pamięci lokalnej do pamięci CXL.

Przy proporcjach 1:15 lub większych xTier był najszybszy w 14 z 18 raportowanych konfiguracji. Średnio przenosił również mniej stron niż systemy porównawcze. Wyniki te sugerują, że inteligentniejsze warstwowanie może uczynić pojemność CXL bardziej praktyczną, a jednocześnie potwierdzają, że rozmieszczanie pozostaje aktywnym problemem badawczym.

Inne badanie z 2026 roku dotyczące maszyn wirtualnych w chmurze wykazało duże różnice wydajności między zdalną pamięcią CXL a pamięcią lokalną. Autorzy powiązali te różnice ze zmiennością obciążeń i złożonością stosu oprogramowania. Takie ustalenia nie podważają CXL, lecz kwestionują założenie, że podłączona pojemność zachowuje się jednolicie.

Badacze Microsoft analizowali wczesne wdrożenia chmurowe z innej perspektywy. Ich badanie wdrożeń CXL wskazuje, że w niektórych przypadkach opóźnienia i zmienność mogą być zdominowane przez wewnętrzne mechanizmy CPU i DRAM, a nie przez sam protokół. To sprawia, że pomiar end-to-end jest ważniejszy niż obwinianie jednego łącza.

Te perspektywy mogą współistnieć. Narzut protokołu CXL jest tylko jedną częścią ścieżki, jednak kompletna warstwa nadal zachowuje się inaczej niż pamięć lokalna. Operatorzy muszą testować razem procesory, firmware, kontrolery, DIMM-y, jądra, alokatory i aplikacje.

Publiczne deklaracje wydajności Marvell obecnie nie zawierają takiego poziomu szczegółowości. Firma nie wskazuje dokładnych modeli, rozkładów promptów, poziomów współbieżności, procesorów hosta ani zasad rozmieszczania pamięci stojących za raportowanymi zyskami. Nie publikuje też zużycia energii przez nowe kontrolery.

Zużycie energii ma znaczenie, ponieważ kompresja, szyfrowanie, sześć kanałów pamięci i sygnalizacja PCIe 6.0 zużywają energię. Konstrukcja zwiększająca wykorzystanie akceleratorów może mimo to poprawić efektywność systemu. Nabywcy potrzebują pomiarów całej platformy, aby dokonać takiej kalkulacji.

Niezawodność wymaga podobnej analizy. Współdzielenie pamięci między czterema hostami może poprawić wykorzystanie, lecz rozszerza także skutki awarii kontrolera lub firmware. StructGuard i funkcje niezawodności CXL rozwiązują część tego ryzyka, choć nadal potrzebne są dowody z produkcji.

Deklaracje dotyczące bezpieczeństwa również zasługują na ostrożną interpretację. AES-256 i szyfrowanie łącza CXL chronią dane w określonych lokalizacjach i ścieżkach transmisji. Kryptografia postkwantowa może zabezpieczać wybrane wymiany, ale te funkcje nie zabezpieczają automatycznie aplikacji ani nie eliminują ryzyka związanego z zarządzaniem kluczami.

Data próbkowania tworzy ostatnią niepewność. Marvell ogłosił specyfikacje w październiku 2026 roku, a próbek oczekuje się na początku 2027 roku. Zachowanie krzemu, dostępność płyt, wsparcie platform i harmonogram produkcji mogą się zmienić przed powszechnym wdrożeniem.

Dla nabywców centrów danych właściwe pytanie nie brzmi, czy sześć kanałów jest lepsze od czterech na arkuszu specyfikacji. Chodzi o to, czy kwalifikowany serwer utrzymuje lepszą wydajność zgodną z poziomem usług przy reprezentatywnym ruchu, presji na pamięć i warunkach awarii.

Trzy sygnały pokażą, czy Structera X może się skalować

Walidacja platformy, niezależne wyniki obciążeń i wdrożenie produkcyjne zdecydują, czy przewaga Marvell w gęstości stanie się trwałą pozycją rynkową.

Pierwszym sygnałem będzie terminowe dostarczenie próbek w pierwszym kwartale 2027 roku. Marvell musi dostarczyć działające próbki Structera X 3406 i 3506 z zapowiedzianymi możliwościami PCIe 6.0, CXL 3.2, kompresji, bezpieczeństwa i obsługi czterech hostów.

Samo próbkowanie nie udowodni gotowości produkcyjnej. Ustali, czy klienci mogą rozpocząć kwalifikację zgodnie z harmonogramem. Opóźnienia dałyby Astera Labs, Montage Technology i niestandardowym projektom hyperscalerów więcej czasu na postęp.

Drugim sygnałem jest nazwana walidacja platformy i pamięci. Nabywcy powinni obserwować potwierdzoną kompatybilność z konkretnymi generacjami Intel Xeon i AMD EPYC, dostawcami DDR4 i DDR5, producentami serwerów oraz wydaniami systemów operacyjnych.

CXL zależy od współpracy w całym tym stosie. Kontroler może być zgodny ze specyfikacją, a mimo to napotkać problemy z firmware, BIOS-em, raportowaniem błędów lub zarządzaniem pamięcią w kompletnym systemie. Publiczne wyniki interoperacyjności wzmocniłyby twierdzenie Marvell, że istniejący fundament oprogramowania Structera może przyspieszyć wdrożenie.

Testy te powinny obejmować wszystkie reklamowane tryby działania. Konfiguracja czterech hostów, silnik kompresji, funkcje szyfrowania i maksymalne obsady DIMM tworzą odmienne warunki ruchu i temperatury. Walidacja przy zmniejszonej pojemności ujawniłaby mniej niż testowanie docelowych wdrożeń.

Trzecim sygnałem są niezależne pomiary inferencji AI. Recenzenci i klienci potrzebują wyników dotyczących czasu do pierwszego tokenu, przepustowości tokenów wyjściowych, opóźnień krańcowych, wykorzystania akceleratorów, zużycia energii przez pamięć i odzyskiwania po awarii.

Testy te powinny porównywać kilka konfiguracji. Użyteczne poziomy odniesienia obejmują działanie wyłącznie na HBM, konwencjonalne przenoszenie danych do pamięci hosta, pierwszą generację Structera X, konkurencyjne kontrolery CXL oraz warstwy pamięci podręcznej oparte na pamięci masowej. Każde porównanie powinno wykorzystywać te same modele i rozkłady ruchu.

Wyniki kompresji również wymagają ujawniania informacji specyficznych dla obciążenia. Deklaracja dwu- lub trzykrotnie większej pojemności ma znaczenie tylko wtedy, gdy czytelnicy wiedzą, które strony zostały skompresowane, jak często się zmieniały i jak dekompresja wpłynęła na opóźnienie. Mieszany ruch aplikacyjny zapewni lepszy test niż pojedynczy korzystny zbiór danych.

Największe znaczenie będą mieć dowody z rzeczywistych usług. Wdrożenie u hyperscalera z trwałym ruchem pokazałoby, że kontroler Marvell może wyjść poza demonstracje i próbki inżynieryjne. Adopcja przez producentów serwerów poszerzyłaby rynek docelowy poza niestandardowe instalacje.

Premiera Marvell Structera X CXL 3.2 stawia jasne twierdzenie sprzętowe: sześć kanałów pamięci może podłączyć więcej pojemności za każdym kontrolerem, podczas gdy PCIe 6.0 zapewnia odpowiadającą temu przepustowość hosta. Umieszcza też kompresję, współdzielenie, bezpieczeństwo i niezawodność w tym samym urządzeniu.

Nierozstrzygnięte pytanie znajduje się ponad krzemem. Czy oprogramowanie potrafi konsekwentnie decydować, które dane powinny znajdować się w HBM, lokalnej pamięci DRAM, pamięci CXL lub pamięci masowej, bez dodawania niedopuszczalnego opóźnienia? Ta decyzja określi, czy dodatkowe terabajty zwiększą użyteczną przepustowość inferencji, czy jedynie rozbudują niedostatecznie wykorzystywaną warstwę.

Twórcy i nabywcy infrastruktury powinni prosić dostawców o dowody z całego systemu, a nie o szczytowe wartości kontrolera. W ciągu najbliższych kilku miesięcy należy śledzić dostępność próbek, kwalifikację platform i powtarzalne benchmarki inferencji. Jeśli te trzy sygnały się zbiegną, sześciokanałowa pamięć CXL będzie wyglądać mniej jak opcjonalna pojemność, a bardziej jak praktyczna część stosu obsługi AI.