Wątpliwości OpenAI wobec zastąpienia HBM przez CXL ujawniają rzeczywisty kompromis w pamięci dla AI
OpenAI miało odrzucić tezę, że CXL może zastąpić HBM, mimo rosnącej presji na obniżenie kosztów i zmniejszenie niedoborów pamięci o wysokiej przepustowości. Badacz OpenAI zajmujący się akceleratorami stwierdził, że nie znalazł przekonującego zastosowania CXL do uruchamiania modeli AI. Osoba kierująca architekturą w Intelu argumentowała natomiast, że CXL lepiej sprawdza się jako uzupełnienie pamięci masowej niż substytut HBM.
Komentarze te podważają kuszącą koncepcję dla nabywców infrastruktury AI. Compute Express Link, czyli CXL, pozwala procesorom uzyskać dostęp do dodatkowej pamięci przez spójne połączenie międzyukładowe. Obiecuje większą pojemność, współdzielone pule i bardziej elastyczną alokację zasobów. Elastyczność nie eliminuje jednak wymagań dotyczących przepustowości podczas aktywnego wykonywania modelu.
Głębsza historia nie polega na tym, że CXL poniosło porażkę. Chodzi o to, że CXL i HBM rozwiązują różne części problemu pamięci. HBM utrzymuje często używane dane blisko akceleratora przy bardzo wysokiej przepustowości. CXL może zwiększać pojemność i przenosić rzadziej używane dane do tańszej warstwy.
To rozróżnienie wywiera presję na dostawców pamięci, projektantów akceleratorów i operatorów chmurowych, aby budowali inteligentniejsze hierarchie. Centralnym sporem nie jest więc CXL kontra HBM jako produkty wymienne. Jest nim ekonomia zastąpienia kontra fizyczne wymagania dotyczące wystarczająco szybkiego przesyłania danych, by kosztowne procesory AI mogły pracować.
Twierdzenia o zastąpieniu HBM przez CXL w OpenAI napotykają test przepustowości
Relacjonowane komentarze OpenAI i Intelu zawężają rolę CXL, nie czyniąc tej technologii nieistotną.
Uwagi padły podczas panelu AI Infrastructure Summit 16 września 2026 roku w Santa Clara w Kalifornii. Financial News podał, że Daniel Morris, badacz OpenAI pracujący nad projektowaniem akceleratorów, zakwestionował użyteczność CXL w faktycznym wykonywaniu modeli.
„Z perspektywy faktycznego uruchamiania modeli AI nie potrafię znaleźć zastosowania dla CXL” — miał powiedzieć Morris. Wskazał jedną możliwą rolę: przechowywanie nieaktywnych informacji, do których duże modele rzadko sięgają.
Vidhya Thyagarajan, szefowa architektury system-on-chip w Intelu, miała zaproponować podobne rozróżnienie. Łączenie pamięci w pule za pomocą CXL może być użyteczne, jak stwierdziła, ale nie zastępuje HBM. Opisała CXL jako uzupełnienie pamięci wtórnej.
Najważniejsza część relacjonowanego stanowiska Intelu dotyczyła przesyłania danych. Informacje przemieszczające się między GPU a pamięcią podłączoną przez CXL są „w żadnym razie nie tak szybkie jak HBM”, zgodnie z przetłumaczoną relacją z panelu.
Komentarze wymagają ostrożnego przypisania źródeł. Zostały opisane przez koreańskie publikacje i podsumowane przez TrendForce, a nie opublikowane jako formalne oświadczenia polityki OpenAI lub Intelu. Dostępny anglojęzyczny artykuł Financial News również określa się jako tłumaczenie wspomagane przez AI.
Żadna z firm nie opublikowała benchmarku towarzyszącego tym wypowiedziom. OpenAI nie wydało publicznego artykułu technicznego dowodzącego, że CXL nie ma użytecznych zastosowań w wykonywaniu modeli. Intel również pozostaje ważnym uczestnikiem szerszego ekosystemu CXL.
Komentarze nadal są istotne, ponieważ pochodzą od specjalistów odpowiedzialnych za architekturę akceleratorów i systemów. Ich rozróżnienie odzwierciedla podstawowe ograniczenie. Pojemność i przepustowość są powiązane, ale nie są substytutami.
HBM umieszcza warstwową pamięć DRAM blisko procesora, wykorzystując szeroki interfejs. Taka konstrukcja wspiera ciągły przepływ danych wymagany przez wysoce równoległe akceleratory. CXL łączy pamięć i urządzenia przez łącza oparte na technologii PCI Express, priorytetowo traktując spójny dostęp i kompozycyjność.
CXL może udostępnić procesorom większą pulę pamięci. Nie może automatycznie sprawić, że każdy bajt w tej puli będzie zachowywał się jak lokalne HBM. Odległość, szerokość łącza, przełączanie, narzut protokołu i rywalizacja o zasoby nadal kształtują rzeczywistą wydajność.
To napięcie tworzą relacjonowane wypowiedzi. Branża chce ulgi od kosztownego HBM, lecz obciążenia generujące ten popyt pozostają wrażliwe na przepustowość pamięci.
Argument o zastąpieniu HBM przez CXL zawodzi zatem, gdy zakłada równą wydajność w nierównych lokalizacjach pamięci. Bardziej wiarygodny argument zaczyna się od ustalenia, które dane muszą pozostać blisko, a które mogą zostać przeniesione dalej.
Dlaczego akceleratory AI nadal zależą od HBM
HBM pozostaje trudne do zastąpienia, ponieważ procesory AI potrzebują szybkiego, wielokrotnego dostępu do dużych zbiorów danych roboczych.
Nowoczesne akceleratory wykonują wiele operacji matematycznych równolegle. Te jednostki obliczeniowe potrzebują stałego dopływu wag modelu, aktywacji i innych danych pośrednich. Jeśli pamięć nie może dostarczać informacji wystarczająco szybko, część procesora czeka zamiast wykonywać obliczenia.
Ten stan jest powszechnie nazywany presją na przepustowość pamięci. Dodanie większej liczby jednostek arytmetycznych go nie rozwiązuje. System musi udostępniać wystarczającą użyteczną przepustowość, aby utrzymać zajęcie tych jednostek.
Trenowanie nakłada szczególnie wysokie wymagania na ruch w pamięci. Duże grupy akceleratorów wielokrotnie wymieniają parametry i wyniki pośrednie. Fizyczna bliskość HBM i szeroki interfejs sprawiają, że dobrze nadaje się ono do tego ciągłego przesyłania danych.
Inferencja ma inne wzorce, ale nie uczyniła przepustowości nieistotną. Wdrożony model nadal potrzebuje dostępu do wag. Generowanie każdego tokenu może wymagać odczytania znacznych ilości danych modelu, szczególnie przy obsłudze mniejszych partii żądań.
Obciążenia z długim kontekstem i agentowe tworzą kolejny problem pamięciowy. Gromadzą pamięci podręczne klucz-wartość, które zachowują informacje o uwadze z wcześniejszych tokenów. Te pamięci podręczne mogą stać się na tyle duże, że obciążają pojemność dostępną obok akceleratora.
CXL bardziej naturalnie rozwiązuje presję pojemnościową niż wymaganie dotyczące przepustowości. Może udostępniać dodatkową pamięć i wspierać współdzielenie między hostami lub urządzeniami. Jednak przenoszenie aktywnie używanej pamięci podręcznej przez węższe łącze może wprowadzić nowe wąskie gardło.
Oficjalny przegląd CXL opisuje trzy powiązane protokoły. CXL.io obsługuje wykrywanie urządzeń i zarządzanie nimi. CXL.cache wspiera spójny dostęp do pamięci procesora. CXL.mem pozwala hostowi uzyskać dostęp do pamięci podłączonej do urządzenia CXL.
Te możliwości wspierają rozbudowę pamięci, tworzenie pul i współdzielenie. Mogą ograniczyć niewykorzystaną pojemność, gdy jeden serwerowi brakuje pamięci, podczas gdy inny dysponuje niewykorzystanymi zasobami. Mogą także pomagać operatorom konfigurować infrastrukturę wokół zmieniających się wymagań obciążeń.
Ta elastyczność operacyjna jest cenna. Odpowiada jednak na inne pytanie niż HBM. CXL pyta, jak większa ilość pamięci może stać się dostępna. HBM pyta, jak wystarczająca ilość danych może co sekundę docierać do procesora.
CXL 4.0 poprawia tę odpowiedź. Specyfikacja podwaja szybkość sygnalizacji z 64 do 128 gigatransferów na sekundę i wprowadza porty łączone. Łączenie może zestawiać porty urządzeń, aby zwiększać przepustowość połączenia.
CXL Consortium twierdzi również, że nowszy standard nie dodaje opóźnienia protokołu, jednocześnie zwiększając szybkość sygnalizacji. Nie oznacza to, że zdalna pamięć CXL ma takie same charakterystyki end-to-end jak HBM znajdujące się obok akceleratora.
Rzeczywista wydajność obejmuje urządzenie pamięci, kontrolery, przełączniki, topologię, rozmieszczenie programowe i wzorzec dostępu obciążenia. Szybszy standard może poprawić łącze, nie usuwając wszystkich różnic w systemie.
Specyfikacja CXL 4.0 osłabia zatem jedną krytykę, ale nie zaciera różnicy architektonicznej. Przepustowość CXL rośnie, podczas gdy HBM nadal zajmuje warstwę o najwyższej wydajności.
Wyjaśnia to, dlaczego relacjonowany sceptycyzm OpenAI jest istotny. OpenAI projektuje infrastrukturę dla obciążeń, w których wykorzystanie akceleratorów bezpośrednio wpływa na pojemność usług i efektywność operacyjną. Powolny przepływ danych staje się kosztowny, gdy pozostawia zaawansowane procesory bezczynne.
Relacjonowane stanowisko Intelu ma inne znaczenie. Intel pomógł ustanowić CXL i nadal wspiera produkty oraz demonstracje związane ze standardem. Wąska ocena architekta Intelu nie stanowi zatem odrzucenia samego CXL.
Zamiast tego sugeruje, że nawet główny zwolennik CXL dostrzega ograniczenia narracji o zastąpieniu. Intel może wspierać pamięć CXL, jednocześnie uznając, że lokalna pamięć o wysokiej przepustowości pełni inną funkcję.
Rzeczywistym sporem jest zastąpienie kontra warstwowanie
CXL staje się bardziej przekonujące, gdy traktuje się je jako kolejną warstwę pamięci, a nie wolniejsze HBM.
Architektura warstwowa rozmieszcza dane zgodnie z częstotliwością dostępu i wymaganiami wydajnościowymi. Często używane informacje pozostają w szybkiej, ograniczonej pamięci. Mniej aktywne informacje trafiają do większej i tańszej pojemności.
Procesory opierają się na tej zasadzie od dziesięcioleci. Rejestry, pamięci podręczne, pamięć główna i pamięć masowa równoważą szybkość z pojemnością. Systemy AI rozszerzają obecnie tę hierarchię na akceleratory, pamięć hosta, pamięć współdzieloną i pamięć flash.
Narracja o zastąpieniu spłaszcza te warstwy do mylącego porównania. Pyta, czy CXL może usunąć HBM z serwera AI. Bardziej użyteczne pytanie brzmi, które dane muszą pozostać w HBM na każdym etapie obciążenia.
Relacjonowane stanowisko OpenAI pozostawia miejsce na przechowywanie zimnych danych. Informacje, których model rzadko potrzebuje, nie zawsze uzasadniają miejsce w ograniczonej pamięci HBM. CXL może utrzymywać te informacje dostępne bez umieszczania ich w pamięci półprzewodnikowej.
Wyzwaniem jest prognozowanie. System musi wiedzieć, które informacje staną się aktywne, zanim zażąda ich akcelerator. Opóźniony transfer może zatrzymać generowanie i zniwelować ekonomiczną korzyść z używania tańszej warstwy.
To właśnie tutaj centralne staje się oprogramowanie świadome obciążenia. Rozmieszczenie danych, prefetching, usuwanie danych z pamięci podręcznej i harmonogramowanie decydują, czy CXL rozszerza użyteczną pojemność, czy jedynie dodaje opóźnienie.
Badacze SK hynix przedstawili jedną konkretną próbę w czerwcu 2026 roku. Ich architektura Inference Tiered Memory Expansion umieszcza hybrydową pamięć CXL między pamięcią hosta a pamięcią flash.
Projekt jest ukierunkowany na współdzieloną infrastrukturę kontekstu dla inferencji z długim kontekstem. Wykorzystuje produkcyjne moduły pamięci CXL, dyski półprzewodnikowe PCIe Gen5 i prototyp FPGA. Badacze skupili się na wagach modelu i pamięciach podręcznych prefiksów o przewidywalnych wzorcach dostępu.
Ich badanie ITME wykazało poprawę przepustowości do 35,7 procent w porównaniu z konwencjonalnym odciążaniem do CPU. System wykorzystywał pamięć CXL jako adresowalną bajtowo warstwę pośrednią i proaktywnie przenosił informacje z pamięci masowej.
Wynik ten nie przeczy relacjonowanym wątpliwościom OpenAI dotyczącym zastąpienia HBM przez CXL. ITME nie przedstawia CXL jako bezpośredniego zastępstwa lokalnego HBM. Przypisuje CXL odrębną rolę między szybszą pamięcią a wolniejszą pamięcią masową.
Eksperyment koncentruje się również na pojemności wykraczającej poza limity pamięci hosta. Jego wartość wynika z unikania wolniejszego dostępu do pamięci masowej i uproszczenia zdalnej rozbudowy, a nie z dorównywania przepustowości HBM podczas każdej operacji modelu.
Ta różnica jest ważna przy interpretowaniu deklaracji dostawców. Benchmark może pokazać, że CXL poprawia system w porównaniu z bazową konfiguracją opartą na SSD. Niekoniecznie pokazuje jednak, że CXL dorównuje konfiguracji wykorzystującej wyłącznie HBM.
CXL może zapewniać mierzalne korzyści, gdy porównanie odzwierciedla jego docelową warstwę. Badacze wykorzystujący moduły Micron CXL z procesorami Intel Xeon 6 opisali kolejny przykład w 2024 roku.
Ich konfiguracja łączyła osiem urządzeń CXL z dwunastoma kanałami DDR5. Oprogramowanie przeplatało strony między dwoma typami pamięci. Badacze zgłosili o 24 procent wyższą przepustowość odczytu oraz do 39 procent wyższą mieszaną przepustowość odczytu i zapisu.
W testowanych obciążeniach związanych z obliczeniami wysokiej wydajności i AI geometryczna średnia poprawy wydajności wyniosła 24 procent. Ponownie, wynik mierzył CXL jako rozszerzenie systemu pamięci CPU, a nie jako zamiennik HBM dla GPU.
Badania te wspierają węższą, lecz praktyczną tezę dotyczącą CXL. CXL może zwiększać pojemność, poprawiać łączną przepustowość pamięci CPU i ograniczać zależność od wolniejszej pamięci masowej. Może też obsługiwać współdzielone warstwy kontekstu, gdy wzorce dostępu umożliwiają wstępne pobieranie danych.
Żadna z tych korzyści nie wymaga, by CXL pokonał HBM. Wymagają one, by architekci systemów umieszczali go tam, gdzie opóźnienia i przepustowość pozostają akceptowalne.
Samsung i SK Hynix pod presją z obu stron
Dostawcy pamięci muszą chronić marże HBM, jednocześnie udowadniając, że produkty CXL tworzą wartość obok ich flagowej pamięci.
Samsung Electronics i SK hynix zajmują silną pozycję w łańcuchu dostaw HBM. Utrzymujący się popyt na akceleratory daje obu firmom powód do inwestowania w generacje HBM o większej pojemności i wyższej szybkości.
Relacjonowane wypowiedzi OpenAI i Intel wzmacniają ten rynek. Jeśli CXL nie może przejąć aktywnej pamięci modeli, dostawcy akceleratorów nadal będą polegać na HBM w przypadku danych krytycznych dla wydajności.
Jednak stabilna rola HBM nie oznacza statycznego rynku. Wnioskowanie AI tworzy zapotrzebowanie na bardziej zróżnicowane systemy pamięci. Pojemność, opóźnienia, pobór mocy, przepustowość i koszty różnią się między treningiem, interaktywnym wnioskowaniem, przetwarzaniem wsadowym i przechowywaniem kontekstu.
Samsung i SK hynix mają więc zachęty, aby sprzedawać produkty na kilku poziomach. Mogą dostarczać HBM blisko akceleratorów, jednocześnie rozwijając moduły pamięci CXL do rozbudowy i współdzielenia.
Strategia ta chroni je również, jeśli wydatki na infrastrukturę się zmienią. Klienci szukający niższych kosztów mogą ograniczyć ilość HBM przypadającą na system, nie rezygnując z niej całkowicie. Dostawcy pamięci nadal mogą uczestniczyć w rynku dzięki DRAM podłączanej przez CXL i innym poziomom.
Badania ITME ilustrują tę możliwość. SK hynix nie pozycjonował hybrydowej pamięci CXL jako bezpośredniego zamiennika HBM. Jego architektura dodała kolejną warstwę do hierarchii HBM, DDR, pamięci CXL i SSD.
Takie podejście zamienia pozorną konkurencję w rozszerzenie portfolio. Więcej poziomów oznacza więcej decyzji dotyczących rozmieszczenia danych, ale także dodatkowe produkty i wymagania programowe.
Dostawcy chmury stoją przed związaną z tym presją. Akceleratory bogate w HBM są wartościowe tylko wtedy, gdy klienci wykorzystują je efektywnie. Zarezerwowana pojemność, nieużywana pamięć i przewymiarowane konfiguracje mogą podnosić efektywny koszt wnioskowania.
Pule CXL oferują możliwy sposób bardziej elastycznego przydzielania części pamięci. Współdzielona pula może ograniczać niewykorzystaną pojemność, gdy obciążenia osiągają szczyty w różnych momentach. Korzyść zależy od topologii, izolacji, wsparcia programowego i przewidywalnej jakości usług.
Projektanci akceleratorów stoją przed najtrudniejszym kompromisem. Muszą zdecydować, ile pamięci lokalnej umieścić przy każdym układzie. Zbyt mało pamięci ogranicza modele i kontekst. Zbyt dużo zwiększa złożoność pakietu i przydziela rzadką pojemność nawet wtedy, gdy obciążenia z niej nie korzystają.
Wiarygodny projekt warstwowy mógłby pozwolić producentom akceleratorów zapewnić HBM dla aktywnych danych i przenieść rzadziej używane informacje gdzie indziej. Sprzęt potrzebuje jednak wystarczającej przepustowości łącza, a oprogramowanie musi przenosić dane, zanim staną się pilnie potrzebne.
Nvidia, AMD, Google, Intel i zespoły tworzące niestandardowe akceleratory badają różne równowagi między pamięcią lokalną, siecią i systemami skalowanymi horyzontalnie. Ich architektur nie należy porównywać wyłącznie przez pryzmat pojemności.
Serwer oferujący więcej pamięci całkowitej może nadal zapewniać gorszą wydajność aplikacji. Efektywna przepustowość zależy od tego, jak często procesory uzyskują dostęp do każdej warstwy i czy transfery nakładają się na użyteczne obliczenia.
Dlatego wdrożenie CXL nie przyniesie jednego uniwersalnego rezultatu. Obciążenia baz danych, analityka oparta na CPU, obsługa modeli, trening i systemy wyszukiwania mają różne wzorce dostępu. Najlepsza hierarchia dla jednego obciążenia może szkodzić innemu.
Szerszy sukces CXL może zatem nastąpić bez spektakularnego wskaźnika wyparcia HBM. Wdrożenie może ujawnić się poprzez moduły rozszerzające pamięć, serwery kompozytowe, magazyny kontekstu i infrastrukturę o mniejszym ruchu do pamięci masowej.
Taki wynik rozczarowałby osoby oczekujące bezpośredniego konkurenta dla HBM. Nadal oznaczałby istotną zmianę w sposobie przydzielania pamięci przez serwery AI.
Relacjonowany werdykt ma istotne ograniczenia
Dwa komentarze z panelu nie mogą przesądzić o przyszłości CXL, ponieważ standardy, produkty i obciążenia AI wciąż się zmieniają.
Pierwsze ograniczenie ma charakter dowodowy. Najmocniejsze stwierdzenia pochodzą z relacji medialnych o panelu konferencyjnym. W cytowanych materiałach nie udostępniono nagrania, transkrypcji, pakietu testów porównawczych ani odpowiadającej im publikacji OpenAI.
Czytelnicy nie powinni interpretować tych komentarzy jako dowodu, że każde obciążenie OpenAI odrzuca CXL. Morris miał podobno opisać trudność w znalezieniu praktycznego zastosowania dla wykonywania modeli, lecz granice tej oceny pozostają niejasne.
Stwierdzenie może dotyczyć obecnych projektów akceleratorów, obecnego oprogramowania albo określonej klasy modeli. Może nie obejmować przechowywania kontekstu, przetwarzania wstępnego, wyszukiwania, punktów kontrolnych ani przyszłych systemów zdeagregowanych.
Stanowisko Intel również wymaga kontekstu. Firma wspiera rozwój CXL i prezentuje tryby pamięci dla procesorów Xeon. Jej relacjonowana krytyka dotyczy zastępowania HBM, a nie użyteczności spójnego rozszerzania pamięci.
Drugie ograniczenie dotyczy postępu technicznego. CXL 4.0 podwaja szybkość sygnalizacji standardu i obsługuje łączone porty. Produkty wdrażające te możliwości wciąż wymagają walidacji w rzeczywistych obciążeniach.
Przepustowość ze specyfikacji nie jest przepustowością aplikacyjną. Inżynierowie muszą mierzyć dostarczaną przepustowość, rozkłady opóźnień, rywalizację o zasoby, zużycie energii i wydajność podczas awarii.
Trzecie ograniczenie dotyczy oprogramowania. Warstwowanie pamięci działa dobrze tylko wtedy, gdy system inteligentnie rozmieszcza dane. Słaba polityka może przenieść często używane dane do wolnej warstwy albo marnować przepustowość na transfer informacji, które nie zostaną wykorzystane.
Wnioskowanie z długim kontekstem może w niektórych przypadkach uczynić ten problem łatwiejszym do opanowania. Pamięci podręczne prefiksów i wagi modeli mogą mieć przewidywalne wzorce dostępu. Ta przewidywalność stwarza możliwości wstępnego pobierania i ponownego wykorzystania.
Inne obciążenia pozostają mniej wyrozumiałe. Nieregularny dostęp, szybko zmieniające się żądania lub rygorystyczne wymagania dotyczące opóźnień mogą utrudniać korzystanie ze zdalnej pamięci. Średnia przepustowość może również ukrywać poważne problemy z opóźnieniami ogonowymi.
Czwarte ograniczenie dotyczy punktu odniesienia wybranego dla każdego twierdzenia. CXL często konkuruje z dostępem do pamięci DDR hosta lub SSD, a nie z HBM. Pozytywny wynik względem pamięci masowej nie dowodzi równoważności z pamięcią lokalną akceleratora.
Możliwy jest też odwrotny błąd. Wykazanie, że CXL nie dorównuje HBM, nie dowodzi, że nie ma wartości ekonomicznej. Niższa warstwa musi jedynie przewyższać alternatywę dostępną na tym poziomie.
Użyteczna ocena musi więc zdefiniować dane, obciążenie i punkt odniesienia. Powinna wskazać, które informacje znajdują się w HBM, które przemieszczają się przez CXL i jak często transfery opóźniają obliczenia.
Pobór mocy zasługuje na podobną analizę. Przenoszenie danych przez system zużywa energię. Większe pule pamięci mogą ograniczać kosztowne operacje pamięci masowej, ale przełączanie i transport również generują koszty.
Niezawodność i izolacja mają znaczenie, gdy pamięć staje się współdzielona. Operatorzy potrzebują przewidywalnej obsługi awarii, kontroli dostępu, szyfrowania, obserwowalności i gwarancji usług. Te wymagania operacyjne mogą opóźnić wdrożenie po udostępnieniu sprzętu.
CXL Consortium opisuje ulepszenia niezawodności, dostępności i serwisowalności w wersji 4.0. Funkcje te wzmacniają argument infrastrukturalny, ale dowody z produkcji pozostają ważniejsze niż język specyfikacji.
Właściwy wniosek jest zatem węższy niż twierdzenie z nagłówka. Dostępne dowody wspierają sceptycyzm wobec bezpośredniego zastępowania HBM przez CXL. Nie uzasadniają jednak uznania CXL za nieistotny dla infrastruktury AI.
Trzy sygnały pokażą, gdzie CXL znajdzie swoje miejsce
O kolejnej fazie zdecydują pomiary produkcyjne, integracja z akceleratorami oraz dowody, że warstwowanie obniża całkowite koszty wnioskowania.
Pierwszym sygnałem są dowody wdrożeń od hiperskalerów i twórców modeli. OpenAI, Microsoft, Google, Meta, Amazon oraz inni operatorzy mogą testować architektury pamięci w skali niedostępnej dla większości badaczy.
Istotne ujawnione informacje oddzielą wzrost pojemności od wydajności aplikacyjnej. Przydatne wyniki powinny raportować przepustowość modeli, opóźnienia, wykorzystanie akceleratorów i udział żądań korzystających z pamięci CXL.
Wdrożenie produkcyjne dla współdzielonego kontekstu lub rzadziej używanych wag wzmocniłoby tezę o warstwowaniu. Brak wyjścia poza role podobne do pamięci masowej wzmocniłby relacjonowaną ocenę OpenAI.
Drugim sygnałem jest sprzęt implementujący przepustowość CXL 4.0 i łączone porty. Konsorcjum wydało CXL 4.0 w listopadzie 2025 roku, ale specyfikacje wyprzedzają szeroko dostępne platformy.
Nadchodzące systemy muszą pokazać, jaka część przepustowości łącza dociera do aplikacji. Dostawcy muszą również wykazać, że przełączanie i konfiguracje z wieloma urządzeniami zachowują przewidywalne opóźnienia pod obciążeniem.
Mocne wyniki osłabiłyby pogląd, że CXL ogranicza się do zimnego przechowywania danych. Nie potwierdziłyby automatycznie zastępowania HBM, ponieważ HBM będzie rozwijać się w tym samym okresie.
Trzecim sygnałem jest niezależna walidacja architektur takich jak ITME. Relacjonowana poprawa przepustowości o 35,7 procent jest obiecująca, ale pochodzi z konkretnego prototypu i punktu odniesienia.
Niezależne zespoły powinny testować różne modele, długości kontekstu, wzorce żądań i konfiguracje pamięci masowej. Powinny też mierzyć opóźnienia ogonowe, zużycie energii, narzut oprogramowania i zachowanie podczas odzyskiwania po awarii.
Powielone zyski pokazałyby, że CXL zajmuje użyteczną środkową warstwę dla wnioskowania. Słabe wyniki poza przewidywalnymi obciążeniami ograniczyłyby architekturę do wyspecjalizowanych wdrożeń.
Te sygnały wyjaśnią również, kto stoi pod największą presją. Dostawcy HBM są narażeni na mniejsze bezpośrednie ryzyko zastąpienia, jeśli lokalna przepustowość pozostaje niezbędna. Nadal potrzebują produktów dla każdej warstwy tworzonej przez wnioskowanie.
Dostawcy CXL muszą przestać promować pojemność tak, jakby gwarantowała wydajność. Ich najsilniejszy argument będzie wynikał z kompletnych systemów, które rozmieszczają dane zgodnie z mierzalnymi wzorcami dostępu.
Nabywcy infrastruktury AI powinni pytać, gdzie znajdują się dane podczas każdej fazy modelu. Powinni również pytać, co dzieje się, gdy obiekt uznawany za zimny nagle staje się często używany.
Debata o zastąpieniu HBM przez OpenAI CXL ostatecznie ujawnia użyteczną korektę. Architektura pamięci nie jest konkursem, w którym jeden komponent eliminuje każdy inny komponent. To problem alokacji kształtowany przez odległość, przepustowość, pojemność i oprogramowanie.
Zespoły oceniające te twierdzenia powinny zachowywać szczegóły testów porównawczych, założenia dotyczące obciążeń i decyzje architektoniczne w przeszukiwalnej bazie wiedzy inżynierskiej. Następną prezentację dostawcy należy porównywać z tymi założeniami, a nie z uproszczonym hasłem o zastąpieniu.
Obserwuj pierwsze niezależne wdrożenia CXL 4.0, produkcyjne systemy pamięci kontekstowej oraz dane o kosztach na poziomie obciążeń. Wyniki te pokażą, czy CXL stanie się kluczową warstwą pamięci AI, czy pozostanie wyspecjalizowaną ścieżką rozszerzania.
