Architektura Panmnesia Meta CXL redefiniuje centrum danych AI jako jeden chip
Panmnesia i Meta zaproponowały projekt CXL, który koordynuje do 960 akceleratorów w jednej domenie spójności, mimo dzisiejszych granic między szafami rack. Architektura Panmnesia Meta CXL traktuje centrum danych AI jako jeden zarządzany system obliczeniowy, a nie zbiór połączonych siecią serwerów. Takie ujęcie podważa dominujące podejście do skalowania infrastruktury AI.
Propozycja pojawia się w przeglądzie centrów danych CXL, opublikowanym przez Nature Reviews Electrical Engineering 10 sierpnia 2026 roku. Porządkuje procesory, akceleratory, pamięć i przełączniki w kontrolowaną hierarchię obejmującą tace, pody i większą strukturę fabric. Wyspecjalizowany sprzęt miałby ograniczać niespójne opóźnienia komunikacji, gdy żądania przechodzą przez tę hierarchię.
Nie jest to po prostu kolejna propozycja szybszego łącza. Nvidia NVLink koncentruje ściśle skoordynowaną komunikację akceleratorów wewnątrz systemów takich jak GB200 NVL72. Ethernet i InfiniBand zazwyczaj obsługują ruch między szafami rack. Panmnesia i Meta chcą, aby CXL, czyli Compute Express Link, rozszerzył spójny dostęp do zasobów dalej w obrębie centrum danych.
Ich argument opiera się na dwóch ważnych elementach dowodowych. Panmnesia podaje, że wyprodukowała lub zwalidowała kluczowe komponenty kontrolera, przełącznika i przetwarzania łączy. Meta niezależnie wdrożyła swoją platformę pamięci CXL Vistara w infrastrukturze produkcyjnej.
Wyniki te utrudniają odrzucanie CXL jako technologii wyłącznie laboratoryjnej. Nie dowodzą jednak, że całe centrum danych AI może już działać jak jeden chip. Kluczowym testem pozostaje to, czy przewidywalne opóźnienia, izolacja awarii i kontrola programowa przetrwają poza starannie ustrukturyzowanymi wdrożeniami.
Architektura Panmnesia Meta CXL zmienia jednostkę obliczeniową
Propozycja przesuwa granicę architektoniczną z serwera lub szafy rack w kierunku całej skoordynowanej struktury centrum danych.
Tradycyjny serwer posiada określony zestaw procesorów, pamięci i podłączonych urządzeń. Oprogramowanie może koordynować te komponenty po względnie przewidywalnych ścieżkach dostępu. Ruch opuszczający serwer trafia do sieci z innymi protokołami, opóźnieniami, zachowaniem przy przeciążeniach i warunkami awarii.
Współczesne klastry AI już osłabiają ten model skoncentrowany na serwerze. Jedno zadanie treningowe lub inferencyjne może zajmować setki akceleratorów. Urządzenia te wielokrotnie wymieniają parametry, gradienty, embeddingi i wyniki pośrednie, zamiast przetwarzać w pełni niezależne żądania.
Dodawanie akceleratorów zwiększa teoretyczną moc obliczeniową. Tworzy jednak także więcej okazji, by jeden opóźniony transfer zmusił inne urządzenia do oczekiwania. Kosztowne procesory mogą pozostawać bezczynne, gdy spóźniona wiadomość przemieszcza się przez zatłoczoną lub wyjątkowo długą ścieżkę.
Oryginalny raport opisuje opóźnienia o ciężkim ogonie jako kluczowy problem. Panmnesia twierdzi, że zmierzone opóźnienie w obie strony w 99. percentylu może sięgać około pięciokrotności mediany w istniejących środowiskach. Taka różnica utrudnia przewidywanie czasu ukończenia zadań wraz ze wzrostem liczby uczestniczących urządzeń.
Proponowane centrum danych jako jeden chip rozwiązuje tę zmienność za pomocą regularnej hierarchii tac, podów i fabric. Zasoby są grupowane według funkcji, zamiast być na stałe łączone w identyczne serwery. Procesory mogą zajmować jedną klasę tac, a akceleratory i pamięć — inne.
Taka dezagregacja zmienia sposób, w jaki operatorzy infrastruktury przydzielają sprzęt. Obciążenie mogłoby otrzymać potrzebne procesory, pamięć i akceleratory bez rezerwowania każdego komponentu wewnątrz kilku kompletnych serwerów. Niewykorzystaną pojemność łatwiej byłoby przydzielić gdzie indziej.
Zmienia się także granica wymiany. W proponowanym modelu operatorzy mogliby wymienić uszkodzony akcelerator lub urządzenie pamięci bez traktowania otaczającego go serwera jako podstawowej jednostki awarii. Podejście to mogłoby ograniczyć niewykorzystany sprzęt, choć korzyści operacyjne nadal wymagają walidacji produkcyjnej.
CXL zapewnia wspólny język dla tego projektu. Jest to otwarty standard interconnect, który obsługuje I/O, dostęp spójny z pamięcią podręczną oraz transakcje pamięci między hostami i podłączonymi urządzeniami. Spójność oznacza, że uczestniczące komponenty utrzymują zgodny widok współdzielonych danych bez polegania wyłącznie na kopiowaniu na poziomie aplikacji.
CXL 3.0 dodał możliwości fabric i routingu opartego na portach, który kieruje ruch przy użyciu identyfikatorów przypisanych do portów fabric. Standard obsługuje topologie inne niż drzewiaste i opisuje struktury zawierające nawet 4 096 węzłów. Te możliwości protokołu zapewniają fundamenty, a nie kompletną architekturę centrum danych.
Panmnesia i Meta dodają mechanizmy routingu, porządkowania i kontroli opóźnień. Istotną zmianą nie jest zatem samo przyjęcie CXL. Jest nią próba sprawienia, by duża struktura fabric działała z częścią dyscypliny zwykle kojarzonej z mniejszym komputerem.
Dlaczego infrastruktura AI napotyka ścianę koordynacji
Infrastruktura AI zależy obecnie w równym stopniu od przewidywalnego przesyłania danych, co od zwiększania mocy obliczeniowej.
Duża liczba akceleratorów wygląda imponująco w specyfikacji systemu. Użyteczna wydajność zależy od tego, jak konsekwentnie akceleratory wymieniają dane podczas rzeczywistego obciążenia. Operacje kolektywne często wymagają, aby każdy uczestnik dotarł do tego samego punktu synchronizacji, zanim praca będzie mogła być kontynuowana.
Takie zachowanie zamienia wolne wartości odstające w koszt dla całego systemu. Jedno opóźnione urządzenie może wydłużyć operację dla każdego akceleratora oczekującego na jego wynik. Fabric zapewniający wysoką średnią przepustowość może nadal działać słabo, gdy opóźnienia ogonowe pozostają nieprzewidywalne.
Własne prace Meta nad akceleratorami ilustrują tę presję. Jej chip treningowy MTIA 300 integruje interfejsy sieciowe i silniki komunikacyjne, ponieważ modele rekomendacyjne często przesyłają dane. Meta podaje, że tabele embeddingów mogą zawierać ponad 99 procent parametrów modelu rekomendacyjnego.
Takie obciążenie generuje częste operacje AllReduce, AllToAll i AllGather między wieloma akceleratorami. Te operacje kolektywne łączą lub redystrybuują dane między uczestniczącymi procesorami. Mogą konkurować z obliczeniami modelu, gdy te same zasoby sprzętowe obsługują obie aktywności.
Meta zaprojektowała MTIA 300 z dedykowanymi silnikami wiadomości i wbudowanymi chipletami sieciowymi, aby oddzielić komunikację od obliczeń. Według wyników MTIA 300 Meta, jego system komunikacyjny osiąga do 940 GB/s w obrębie jednej szafy rack.
Meta podaje również, że komunikacja w produkcyjnym modelu rekomendacyjnym była 3,9 razy szybsza niż w równoważnym klastrze GPU. Test obejmował model o 150 miliardach parametrów działający na 40 akceleratorach. Są to nadal wyniki obciążenia raportowane przez firmę, a nie uniwersalne porównania.
Szersza lekcja wspiera architekturę Panmnesia Meta CXL. Komunikacja staje się ograniczeniem projektowym pierwszej klasy — od pakietu procesora, przez szafę rack, aż po centrum danych. Optymalizowanie każdej warstwy niezależnie pozostawia granice, na których pogarszają się opóźnienia i wykorzystanie zasobów.
Obecne interconnecty scale-up rozwiązują część tego problemu. Nvidia NVLink zapewnia komunikację o wysokiej przepustowości w obsługiwanych systemach GPU. UALink rozwija wspieraną przez branżę alternatywę scale-up, przeznaczoną do łączenia akceleratorów wielu dostawców.
Ethernet i InfiniBand obsługują komunikację scale-out w większych klastrach. Technologie te pozostają niezbędne, ponieważ oferują dojrzałe narzędzia sieciowe, routingu i operacyjne. Propozycja CXL nie czyni ich zbędnymi.
Zamiast tego proponowana struktura scale-up CXL podważa miejsce, w którym operatorzy przechodzą od spójnego dostępu do zasobów do sieciowej wymiany komunikatów. Panmnesia i Meta chcą, aby to przejście następowało dalej od każdego urządzenia. Ich architektura umieściłaby więcej akceleratorów i pamięci w jednej kontrolowanej domenie.
Takie rozszerzenie wywiera presję na Nvidia i innych dostawców systemów. Zagrożeniem nie jest po prostu kolejne łącze o konkurencyjnej wartości przepustowości. Jest nim bardziej kompozycyjny model systemu oparty na otwartej specyfikacji.
Operator stosujący ten model mógłby teoretycznie łączyć typy zasobów bez przyjmowania całej architektury rack jednego dostawcy. Zgodność ze standardami nie gwarantuje jednak praktycznej interoperacyjności. Firmware, systemy operacyjne, warstwy zarządzania, polityki bezpieczeństwa i harmonogramy obciążeń również muszą współdziałać.
Granica konkurencji ma zatem charakter architektoniczny. Zastrzeżone systemy w skali rack oferują ściślejszą integrację i ugruntowaną wydajność. Model skoncentrowany na CXL obiecuje szerszą domenę, bardziej precyzyjną alokację zasobów i większą elastyczność dostawców.
Trzy mechanizmy sprzętowe sprawiają, że centrum danych jako jeden chip staje się wiarygodne
Projekt Panmnesia koncentruje się na ograniczaniu zmienności opóźnień, ponieważ sama szybkość łącza nie może zapewnić przewidywalnego zachowania systemu.
Pierwszym komponentem jest nieblokujący przełącznik o dużej liczbie portów. Duża liczba portów pozwala jednej warstwie przełączania łączyć wiele urządzeń. Projekt nieblokujący ma zapobiegać sytuacji, w której jedna ścieżka ruchu z natury wyklucza inne dostępne połączenie.
Użycie mniejszej liczby etapów przełączania może ograniczyć liczbę przeskoków. Utrzymanie ścieżek o podobnej długości zawęża również różnicę między zasobami bliskimi i odległymi. Ta regularność ma znaczenie, gdy setki akceleratorów wielokrotnie oczekują na współdzielone operacje.
Drugim komponentem jest jednostka przyspieszania łącza, czyli LAU. Przenosi ona powtarzalne zadania protokołu na poziomie połączenia do dedykowanego potoku sprzętowego. Potok ten ma sprawić, aby przetwarzanie przy każdym przeskoku było bardziej regularne.
Odciążenie obsługi protokołu może zmniejszyć zmienność czasową wprowadzaną przez przetwarzanie ogólnego przeznaczenia. Ułatwia również analizę ścieżki, ponieważ określony sprzęt wykonuje powtarzające się zadania. Panmnesia nie opublikowała wystarczającej ilości danych z publicznych obciążeń, by określić zachowanie przy pełnej proponowanej skali.
Trzecim komponentem jest kontroler fabric łączący kontrolę CXL i PCIe. Stosuje on wspólną politykę porządkowania żądań w całym systemie. Spójne porządkowanie ma znaczenie, gdy transakcje mogą podążać różnymi ścieżkami przez wiele przełączników i urządzeń.
Łącznie komponenty te odpowiadają na trzy źródła niepewności: długość ścieżki, przetwarzanie przy każdym przeskoku i porządkowanie transakcji. Architektura próbuje uczynić opóźnienia komunikacji ograniczonymi, a nie jedynie szybkimi średnio.
Panmnesia podaje, że kontroler fabric i LAU przeszły walidację krzemową. Firma twierdzi również, że jej przełącznik fabric został wyprodukowany, a krzem przedpremierowy jest dostarczany. Kroki te odróżniają projekt od architektury wspieranej wyłącznie symulacją.
Informacja firmy z ISCA stanowi kolejny przydatny punkt odniesienia. Panmnesia zaprezentowała oparty na krzemie kontroler CXL i przełącznik routingu opartego na portach na ISCA 2026 w Raleigh, 29 czerwca.
Według Panmnesia prezentację poprzedziło około sześciu miesięcy recenzji naukowej w ramach Industry Track konferencji. Recenzja naukowa wzmacnia podstawę techniczną konkretnego zgłoszenia. Nie weryfikuje każdego późniejszego twierdzenia komercyjnego ani dotyczącego skali centrum danych.
Opublikowana architektura podaje, że jeden CPU mógłby bezpośrednio koordynować 16 akceleratorów. Porównanie wskazywane przez Panmnesia wykorzystuje dwa akceleratory na CPU w układzie Nvidia GB200 NVL72. Daje to deklarowaną ośmiokrotną różnicę w bezpośredniej koordynacji.
W ramach większej hierarchii projekt obsługuje do 960 akceleratorów w jednej domenie spójności. Panmnesia opisuje to jako około 13-krotnie większą liczbę akceleratorów niż w szafie opartej na NVLink. Porównanie odzwierciedla różne granice architektoniczne i nie powinno być traktowane jako pełny benchmark wydajności.
Badacze szacują również, że dostęp do danych mógłby skrócić się z sieciowych opóźnień liczonych w mikrosekundach do kilkuset nanosekund. W porównywanych warunkach oznacza to redukcję mniej więcej o rząd wielkości. Całościowa wydajność aplikacji nadal zależałaby od rywalizacji o zasoby, oprogramowania, topologii i rozmieszczenia pamięci.
Oficjalna specyfikacja CXL fabric wyjaśnia, dlaczego taka topologia jest technicznie możliwa. CXL 3.0 umożliwia spójne współdzielenie pamięci między hostami i wprowadza routing oparty na portach dla większych fabriców.
Standard nie określa jednak kompletnego systemu sterowania Panmnesia. Definiuje narzędzia protokołowe, na bazie których dostawcy mogą budować produkty. To kontroler, przełącznik, LAU i oprogramowanie zarządzające decydują, czy taka implementacja zapewni przewidywalne działanie.
To rozróżnienie ma znaczenie dla kupujących. Oznaczenie CXL potwierdza zgodność z elementami standardu branżowego. Nie zapewnia automatycznie proponowanego centrum danych na jednym chipie, jednolitego opóźnienia ani efektywnego harmonogramowania obciążeń.
Wdrożenie Meta Vistara zmienia CXL z propozycji w coś więcej
Doświadczenia produkcyjne Meta pokazują, że CXL może usprawniać rzeczywiste usługi, choć Vistara rozwiązuje węższy problem niż nowa architektura.
Meta opracowała Vistara jako kompleksową platformę rozszerzania pamięci CXL. Obejmuje ona niestandardowy układ scalony specjalnego przeznaczenia, firmware, wsparcie systemu operacyjnego i narzędzia do wdrażania w całej flocie. System podłącza dodatkową pamięć do serwerów, które w innym przypadku pozostawałyby ograniczone pojemnościowo.
Pojemność pamięci jest powracającym problemem w infrastrukturze hyperscale. Według opisu prac Meta przedstawionego przez CXL Consortium około 40 procent jej serwerów jest ograniczonych pojemnością pamięci. Dodanie procesorów nie rozwiązuje tego problemu, gdy aplikacje potrzebują większych zbiorów danych w dostępnej pamięci.
Tradycyjne konfiguracje serwerów zachęcają do nadmiernego provisioningowania. Operator musi zainstalować w każdej maszynie wystarczającą ilość pamięci, by pokryć oczekiwane zapotrzebowanie szczytowe. Niektóre serwery kończą z niewykorzystaną pojemnością, podczas gdy inne nie mogą przyjąć wystarczającej ilości pamięci dla rosnącego obciążenia.
Rozszerzenie pamięci CXL tworzy dodatkową warstwę. Oprogramowanie może umieszczać rzadziej używane dane w podłączonej pamięci, utrzymując często używane dane w szybszej pamięci lokalnej. Platforma musi starannie zarządzać takim rozmieszczeniem, ponieważ poszczególne warstwy różnią się opóźnieniem i przepustowością.
Meta wykorzystała też Vistara do podłączania odzyskanej pamięci DDR4 do nowszych systemów zaprojektowanych wokół DDR5. Wydłuża to użyteczny okres życia istniejących komponentów i ogranicza zależność od instalowania wyłącznie nowej pamięci. Wprowadza również wolniejszą warstwę wymagającą zarządzania uwzględniającego obciążenie.
Wyniki produkcyjne są godne uwagi. Według podsumowania wdrożenia Vistara opublikowanego przez CXL Consortium Meta wdrożyła platformę na milionach serwerów i w kilku kategoriach obciążeń.
Meta twierdzi, że rozszerzenie CXL zmniejszyło nawet o 25 procent liczbę serwerów potrzebnych do rozproszonego wnioskowania uczenia maszynowego. Firma informuje również o 29-procentowej redukcji średniego opóźnienia dla rozproszonych pamięci podręcznych. Obie wartości opisują wybrane wyniki produkcyjne, a nie gwarancje dla każdej usługi.
Wynik dotyczący pamięci podręcznej może brzmieć nieintuicyjnie, ponieważ pamięć podłączona przez CXL może być wolniejsza od lokalnej DRAM. Większa pojemność może jednak poprawić opóźnienie aplikacji, gdy niewystarczająca pamięć lokalna powoduje kosztowniejsze zapytania sieciowe, eksmisje danych lub dostęp do pamięci masowej. Wolniejsza warstwa pamięci może zapobiec przejściu na jeszcze wolniejszy mechanizm zapasowy.
To doświadczenie potwierdza kilka elementów potrzebnych architekturze Panmnesia Meta CXL. Niestandardowy krzem może obsługiwać ruch CXL w skali całej floty. Systemy operacyjne mogą udostępniać rozszerzoną pamięć, a oprogramowanie produkcyjne może rozmieszczać dane zgodnie z wzorcami dostępu.
Vistara pokazuje również, ile prac inżynieryjnych otacza samo łącze. Sam sprzęt nie decyduje, które strony pamięci należą do poszczególnych warstw. Telemetria musi identyfikować wzorce dostępu, a oprogramowanie musi reagować bez destabilizowania aplikacji.
Nowa propozycja rozszerza to wyzwanie. Przechodzi od dodawania pamięci za serwerami do koordynowania procesorów, akceleratorów i pamięci w dużym fabricu. Harmonogramowanie i obsługa awarii stają się bardziej złożone wraz ze wzrostem domeny spójności.
Vistara stanowi zatem dowód wykonalności, a nie potwierdzenie całej wizji. Ustala, że CXL może zapewnić wymierną wartość w warunkach produkcyjnych hyperscale. Nie demonstruje działania 960 akceleratorów realizujących jedno zsynchronizowane obciążenie AI w całej proponowanej hierarchii.
To rozróżnienie zapobiega dwóm przeciwstawnym błędom. Odrzucanie architektury jako spekulatywnej ignoruje wdrożenie Meta i krzem Panmnesia. Traktowanie Vistara jako potwierdzenia ogólnocentrowej domeny spójności wykracza poza dowody przedstawione przez Meta.
Opóźnienia, awarie i oprogramowanie pozostają najtrudniejszymi testami
Największa obietnica architektury — przewidywalność w skali centrum danych — jest również twierdzeniem wymagającym najsilniejszych niezależnych dowodów.
Domena spójności staje się trudniejsza w zarządzaniu wraz ze wzrostem skali. Każdy uczestnik potrzebuje spójnego widoku współdzielonej pamięci, a transakcje muszą przestrzegać zasad porządkowania i własności. Więcej urządzeń tworzy także więcej okazji do zatorów, awarii i nieoczekiwanych interakcji.
Panmnesia ogranicza zmienność ścieżek za pomocą organizacji o stałej liczbie przeskoków, sprzętowego przetwarzania protokołów i scentralizowanych zasad porządkowania. Te mechanizmy są rozsądne. Publiczne doniesienia nie przedstawiają jeszcze pomiarów przy pełnym obciążeniu w wdrożeniu z 960 akceleratorami.
Szacunek dostępu na poziomie kilkuset nanosekund ma znaczenie wyłącznie w kontekście warunków działania. Kupujący potrzebują rozkładów opóźnień przy wielu poziomach obciążenia, w tym wartości mediany i zachowania ogona rozkładu. Potrzebują też pomiarów podczas jednoczesnego ruchu pamięci, akceleratorów i sterowania.
Przepustowość zasługuje na równie wnikliwą analizę. Przewidywalny fabric nadal może stać się wąskim gardłem, jeśli wiele akceleratorów równocześnie żąda tej samej pamięci lub korzysta z tych samych tras. Nieblokujące konstrukcje przełączników ograniczają wewnętrzne konflikty, ale podłączone łącza i urządzenia docelowe zachowują fizyczne ograniczenia.
Ruch związany ze spójnością może zużywać przepustowość bez przenoszenia danych aplikacji. Unieważnienia pamięci podręcznej, zmiany własności, ponowienia i komunikaty porządkujące zwiększają obciążenie. Narzut silnie zależy od wzorców współdzielenia obciążeń oraz decyzji o rozmieszczeniu podejmowanych przez oprogramowanie.
Obsługa awarii tworzy kolejne napięcie. Dysagregacja zasobów pozwala operatorom wymieniać jeden wadliwy komponent zamiast całego serwera. Jednak większa współdzielona domena może zwiększyć liczbę obciążeń narażonych na awarię przełącznika, kontrolera lub zarządzania fabricem.
Architektura potrzebuje zatem jasnych granic awarii. Operatorzy muszą wiedzieć, czy awaria łącza izoluje jedno urządzenie, jedną tacę, jeden pod czy szerszą domenę. Odzyskiwanie musi również zachować spójność danych, gdy zadania są kontynuowane lub uruchamiane ponownie.
Granice bezpieczeństwa stają się bardziej istotne, gdy pamięć jest dostępna między hostami. Specyfikacje CXL obejmują mechanizmy izolacji i bezpieczeństwa, a późniejsze rewizje rozszerzają funkcje zarządzania urządzeniami i ochrony łączy. Implementacje nadal muszą poprawnie skonfigurować te możliwości w sprzęcie i oprogramowaniu.
Interoperacyjność wielu dostawców stanowi odrębne ryzyko. CXL oferuje otwarty protokół, lecz kompletne systemy zależą od procesorów, akceleratorów, urządzeń pamięciowych, przełączników, firmware, systemów operacyjnych i narzędzi orkiestracji. Niewielkie różnice mogą ujawnić się dopiero przy złożonym ruchu produkcyjnym.
Zintegrowany pionowo model Nvidia unika części tej niepewności. Jeden dostawca może koordynować sprzęt, firmware, biblioteki i projekt systemu wokół znanych komponentów. Klienci wymieniają elastyczność na węższą granicę wsparcia i bardziej jednolity zakres wydajności.
Fabric CXL do skalowania w górę przyjmuje przeciwne podejście. Obiecuje kompozycyjność, szersze współdzielenie zasobów i mniejszą zależność od jednego systemu akceleratorów. Operatorzy akceptują więcej pracy integracyjnej, chyba że dostawcy połączą te warstwy w obsługiwane platformy.
Oprogramowanie może stać się warstwą decydującą. Harmonogramista potrzebuje świadomości topologii, aby nie przypisywać obciążenia do zestawu zasobów, który jest technicznie spójny, lecz źle rozmieszczony. Rozmieszczenie pamięci musi uwzględniać przepustowość, ponowne wykorzystanie i wrażliwość na opóźnienia.
Programiści potrzebują też użytecznych abstrakcji. Większość zespołów AI nie będzie ręcznie zarządzać liniami pamięci podręcznej na setkach urządzeń. Frameworki i biblioteki komunikacyjne muszą przełożyć zachowanie modeli na wydajne operacje fabricu.
Architektura Panmnesia Meta CXL pozostaje wiarygodna, ponieważ jej autorzy dostrzegają problem systemowy, a nie wyłącznie problem sygnalizacji. Jej zasadność komercyjna pozostaje otwarta, ponieważ dostępność krzemu jest tylko jednym elementem gotowości do wdrożenia.
Trzy sygnały pokażą, czy CXL może wyjść poza szafę
Kolejne dowody muszą połączyć zweryfikowane komponenty Panmnesia z powtarzalnymi wynikami obciążeń w stopniowo większej skali produkcyjnej.
Pierwszym sygnałem będzie kompleksowy benchmark systemowy wykorzystujący dostarczany lub przedprodukcyjny krzem Panmnesia. Powinien obejmować kontroler, LAU, przełącznik, stos oprogramowania i wiele tac zasobów. Pomiary powinny raportować medianę i opóźnienia ogonowe przy utrzymującej się rywalizacji o zasoby.
Przekonujący test porównałby także identyczne obciążenia z uznanymi konfiguracjami NVLink, Ethernet lub InfiniBand. Sama liczba akceleratorów nie rozstrzygnęłaby porównania. Użyteczne wskaźniki obejmują czas ukończenia, wykorzystanie urządzeń, zużycie energii, zachowanie podczas odzyskiwania oraz narzut oprogramowania.
Jeśli Panmnesia opublikuje powtarzalne wyniki dla wielu podów, główne twierdzenie stanie się silniejsze. Jeśli wydajność gwałtownie pogorszy się wraz ze wzrostem ruchu, centrum danych na jednym chipie pozostanie kierunkiem architektonicznym, a nie systemem gotowym do wdrożenia.
Drugim sygnałem będzie komercyjna adopcja wykraczająca poza zespoły, które zaprojektowały tę technologię. Panmnesia twierdzi, że przygotowuje zweryfikowane komponenty do dostaw komercyjnych. Wskazani partnerzy w zakresie serwerów, przełączników, pamięci lub akceleratorów pokazaliby, czy powstaje interoperacyjny ekosystem produktów.
Testy klientów mają większe znaczenie niż zapowiedzi komponentów. Kupujący powinni obserwować, czy inny operator uruchamia obciążenia produkcyjne poprzez kompletny fabric CXL do skalowania w górę. Wdrożenie poza Meta zmniejszyłoby zależność od wyspecjalizowanych zasobów inżynieryjnych jednego hyperscalera.
Brak adopcji nie unieważniłby badań. Wskazywałby, że koszty integracji, ryzyko lub własnościowe alternatywy pozostają bardziej atrakcyjne. Otwarte standardy stają się strategicznie ważne tylko wtedy, gdy wielu dostawców i klientów może z nich korzystać razem.
Trzecim sygnałem będzie reakcja uznanych ekosystemów połączeń. Nvidia nadal rozwija NVLink i swoje systemy w skali szafy. Zwolennicy UALink rozwijają inną otwartą ścieżkę skalowania akceleratorów, podczas gdy dostawcy Ethernetu obniżają opóźnienia dla ruchu AI.
Bezpośrednia odpowiedź konkurencyjna mogłaby wzmocnić diagnozę Panmnesia i Meta. Pokazałaby, że większe i bardziej przewidywalne domeny koordynacji stały się priorytetem zakupowym. Szybsze systemy własnościowe mogłyby również osłabić pozycję CXL, jeśli szybciej trafią do klientów.
CXL nie musi zastępować każdej sieci AI, aby mieć znaczenie. Rozszerzanie pamięci, pule zasobów i spójny dostęp do urządzeń mogą dostarczać wartość obok Ethernetu, InfiniBand, NVLink lub UALink. Architektury hybrydowe są bardziej prawdopodobne niż jeden fabric przejmujący wszystkie funkcje.
Nabywcy infrastruktury powinni zatem rozdzielić trzy kwestie. Czy CXL rozwiązuje rzeczywisty problem zasobowy? Czy ta implementacja potrafi kontrolować opóźnienia przy deklarowanej skali? Czy wynikający z tego wzrost wykorzystania zasobów uzasadnia złożoność operacyjną?
Wyniki Meta dotyczące Vistara odpowiadają na pierwsze pytanie w przypadku wybranych usług ograniczanych przez pamięć. Wytworzone komponenty Panmnesia dają wstępną odpowiedź na temat wykonalności sprzętowej. Wizja 960 akceleratorów nadal wymaga dowodów odnoszących się do drugiego i trzeciego pytania.
Dla deweloperów konsekwencje będą widoczne raczej przez pryzmat frameworków niż kabli. Lepsze współdzielenie zasobów mogłoby udostępnić większe przestrzenie pamięci bez mnożenia kompletnych serwerów. Przewidywalne sieci połączeń mogłyby również ograniczyć czas bezczynności akceleratorów podczas zsynchronizowanych operacji.
Nabywcy korporacyjni powinni prosić dostawców o opóźnienia percentylowe, diagramy domen awarii, macierze interoperacyjności oraz wyniki z obciążeń produkcyjnych. Wartość szczytowej przepustowości nie wyjaśnia, jak współdzielona sieć zachowuje się, gdy konkuruje w niej kilka zadań.
Architektura CXL Panmnesia i Meta zasługuje na uwagę, ponieważ łączy otwarty standard, zweryfikowany krzem oraz doświadczenie z wdrożeniami hiperskalowymi. Jej najmocniejsza idea głosi, że obliczenia AI wyrosły już poza serwer jako naturalną granicę projektową.
Równie ważne pozostaje nierozstrzygnięte pytanie. Czy centrum danych może uzyskać koordynację na poziomie układu scalonego, nie dziedzicząc jednocześnie problemów awaryjności i złożoności charakterystycznych dla układu scalonego w skali całego budynku?
Należy obserwować pierwsze kompletne wdrożenia, a nie tylko kolejne zapowiedzi komponentów. Pokażą one, czy CXL stanie się prawdziwą warstwą koordynacji w skali centrum danych, czy pozostanie wartościową technologią pamięci o większych ambicjach.
