Plan SK hynix dotyczący CPO zbliża światło do pamięci, ale luka produktowa pozostaje
SK hynix opublikował 20 sierpnia 2026 roku trzyetapowy plan integracji optycznej, lecz plan SK hynix dotyczący CPO nie jest premierą produktu. To poparta badaniami propozycja zbliżenia światła do procesorów, a docelowo bezpośrednio do współdzielonych systemów pamięci AI. To rozróżnienie tworzy kluczowe napięcie.
Plan zakłada przepustowość węzła przekraczającą 100 terabitów na sekundę, zużycie energii poniżej jednego pikodżula na bit oraz opóźnienie między układami poniżej 10 nanosekund. Liczby te opisują cele projektowe dla przyszłej infrastruktury. SK hynix nie ogłosił komercyjnego systemu spełniającego wszystkie trzy założenia.
Szerszy kierunek ma znaczenie, ponieważ Nvidia i Broadcom już wprowadzają co-packaged optics do przełączników sieciowych. SK hynix rozwija tę ideę głębiej, na poziomie architektury obliczeniowej. Proponowanym celem jest optyczna struktura łącząca pule procesorów z pulami pamięci, zamiast kończyć zastosowanie optyki na przełączniku sieciowym.
Co faktycznie ogłoszono w planie SK hynix dotyczącym CPO
SK hynix ogłosił kierunek techniczny, a nie gotowy do dostaw produkt łączący optykę i pamięć.
Firma potwierdziła wydarzenie w ogłoszeniu z 20 sierpnia dotyczącym planu CPO. Leżący u jego podstaw przegląd opublikowano w Nature Electronics pod tytułem „Co-packaged optics for high-performance computing and artificial intelligence”.
Co-packaged optics, czyli CPO, umieszcza silniki optyczne blisko obsługiwanego przez nie procesora lub przełącznika. Silnik optyczny zamienia dane elektryczne na światło, a docierające światło z powrotem na sygnały elektryczne.
Taka bliskość skraca najbardziej wymagający odcinek elektryczny. Światłowód może następnie przesyłać dane na większe odległości przy mniejszych stratach propagacyjnych niż ścieżki miedziane przy porównywalnych prędkościach.
Recenzowany przegląd połączeń optycznych został napisany przez badacza SK hynix Seunghoona Honga oraz naukowców z pięciu uniwersytetów. Wśród tych instytucji znajdują się University of Virginia, University of Illinois Urbana-Champaign, MIT, Nanyang Technological University oraz Yonsei University.
Artykuł porządkuje ścieżkę rozwoju w trzech szerokich etapach integracji. Pakowanie dwuwymiarowe umieszcza komponenty elektroniczne i fotoniczne obok siebie na wspólnym podłożu. Konstrukcja 2.5D łączy je za pośrednictwem interposera, czyli gęstej warstwy komunikacyjnej znajdującej się pod wieloma układami.
Długoterminowy etap 3D układa różne komponenty elektroniczne i fotoniczne pionowo. Podejście to może dodatkowo skrócić połączenia, ale utrudnia również odprowadzanie ciepła, produkcję, testowanie i naprawy.
Najistotniejsza propozycja SK hynix wykracza poza te schematy pakowania. Umieszcza ona fotoniczny interposer między pulą XPU a oddzielną pulą pamięci. XPU to ogólne określenie GPU, CPU oraz innych wyspecjalizowanych akceleratorów.
W tym modelu akcelerator zachowuje szybką lokalną pamięć high-bandwidth memory, czyli HBM, do najbardziej bezpośrednich zadań. Procesor może również korzystać z większego zasobu pamięci za pośrednictwem łączy optycznych.
Ta architektura nie uczyniłaby lokalnej pamięci HBM zbędną. Lokalna pamięć nadal obsługiwałaby obliczenia wrażliwe na opóźnienia. Pula optyczna zapewniałaby pojemność i elastyczność, których nie da się zmieścić obok każdego pakietu procesora.
To rozdzielenie jest istotne. Obecne systemy akceleratorów ściśle łączą ograniczoną ilość HBM z każdym procesorem. Model pulowy stawia natomiast pytanie, czy wiele procesorów może współdzielić większą warstwę pamięci bez nadmiernej utraty szybkości lub przewidywalności.
Deklarowane cele planu wyznaczają kierunek dla tej architektury. Zakłada on przepustowość powyżej 100 Tb/s na węzeł, zużycie energii poniżej 1 pJ/bit oraz opóźnienie między układami poniżej 10 nanosekund.
Są to wymagające wymagania systemowe, a nie zweryfikowane specyfikacje ogłoszonego sprzętu SK hynix. Publicznie dostępne materiały nie wskazują nazwy produktu, wdrożenia u klienta, partnera produkcyjnego, harmonogramu próbek ani daty premiery.
Wydarzenie nadal ma znaczenie merytoryczne. Główny dostawca HBM formalnie umieścił połączenia optyczne w swojej wizji przyszłej architektury pamięci. Czytelnicy powinni jednak traktować ogłoszenie jako sygnał badawczy i ekosystemowy.
Takie ujęcie wyjaśnia również rozbieżność dotyczącą daty publikacji w pierwotnej pozycji hot-list. Ogłoszenie SK hynix pochodzi z 20 sierpnia 2026 roku. Późniejsze zainteresowanie w mediach społecznościowych nie oznaczało drugiej premiery produktu.
Dlaczego bariera przepustowości przesunęła się poza HBM
HBM usprawniło połączenie między pamięcią a jednym akceleratorem, lecz wielkie systemy AI stworzyły drugie wąskie gardło między tysiącami komponentów.
Obliczenia AI nie skalują się wyłącznie dzięki przyspieszaniu pojedynczego GPU. Duże zadania szkoleniowe i inferencyjne dzielą pracę między procesory, serwery, szafy oraz moduły centrów danych. Każda dodatkowa warstwa tworzy większy ruch danych.
HBM rozwiązało jedną kluczową część tego problemu. Układa kości pamięci pionowo i umieszcza je blisko akceleratora dzięki zaawansowanemu pakowaniu. Krótki, szeroki interfejs zapewnia znacznie większą przepustowość niż zwykłe połączenia pamięci poza pakietem.
Taka konstrukcja pomaga zasilać procesor danymi bez konieczności przesyłania każdego bajtu przez wąski konwencjonalny kanał pamięci. Jednak każdy pakiet akceleratora dysponuje ograniczoną przestrzenią, zasilaniem, pojemnością termiczną i powierzchnią interposera.
Dodawanie kolejnych stosów HBM ostatecznie zderza się z tymi fizycznymi ograniczeniami. Zwiększenie przepustowości HBM nie poprawia też automatycznie komunikacji między odrębnymi akceleratorami lub odległymi szafami.
Przegląd Nature Electronics opisuje szersze ograniczenie przez pryzmat fizyki elektrycznej. Rezystancja, pojemność oraz zależne od częstotliwości zniekształcenia nasilają się, gdy łącza elektryczne stają się szybsze lub dłuższe. Inżynierowie mogą to kompensować za pomocą korektorów, retimerów i cyfrowych procesorów sygnałowych.
Komponenty te przywracają jakość sygnału, lecz zużywają energię i zwiększają ilość ciepła, koszty oraz opóźnienia. Zajmują również powierzchnię płytki, której nie można wykorzystać na obliczenia lub pamięć.
Łącza optyczne przenoszą część komunikacji na długie dystanse do światłowodu. Światło może pokonywać większe odległości bez takich samych strat zależnych od częstotliwości, jakich doświadczają szybkie sygnały elektryczne przesyłane przez płytki i kable.
CPO nie eliminuje elektryczności. Procesory i pamięć nadal działają elektronicznie, a sterowniki i odbiorniki elektryczne pozostają niezbędne. Architektura ogranicza dystans pokonywany przez najszybsze sygnały elektryczne przed konwersją.
Ten szczegół wyjaśnia, dlaczego bliskość ma znaczenie. Wymienny moduł optyczny znajduje się na krawędzi płytki. Dane muszą przebyć drogę od przełącznika lub procesora przez ścieżki elektryczne, zanim dotrą do tego modułu.
Silnik co-packaged wykonuje konwersję obok głównego układu. Odcinek elektryczny staje się krótszy, a światłowód obsługuje dłuższą trasę.
Naukowcy badają tę koncepcję od lat. Szeroki przegląd technologii CPO opublikowany w 2023 roku udokumentował postępy w dziedzinie fotoniki krzemowej, laserów, pakowania, interfejsów elektrycznych i dostarczania mocy optycznej.
Interwencja SK hynix zmienia akcent. Firma pyta, jak optyka powinna współdziałać z hierarchią pamięci, a nie tylko jak powinna zastępować wymienne moduły sieciowe.
Hierarchia pamięci przypisuje różne zadania technologiom pamięci masowej i operacyjnej na podstawie szybkości, pojemności, lokalizacji i zużycia energii. Rejestry i pamięci podręczne znajdują się najbliżej obliczeń. HBM zapewnia większą lokalną pamięć roboczą, podczas gdy inne warstwy oferują rosnącą pojemność przy większej odległości.
Optyczna pula pamięci wprowadziłaby kolejną warstwę. Jej wartość wynikałaby ze współdzielenia większego zasobu między procesorami przy zachowaniu lokalnej HBM dla najczęściej wykorzystywanych danych.
Może to mieć znaczenie dla dużych modeli, których parametry, pamięci podręczne key-value, stany treningowe lub indeksy wyszukiwania przekraczają lokalną pamięć pojedynczego akceleratora. Obecnie oprogramowanie często dzieli te zasoby między urządzenia i koordynuje transfery przez struktury sieciowe.
Ścieżka optyczna o niższym zużyciu energii dałaby architektom systemów więcej możliwości rozmieszczania danych. Mogliby zarezerwować kosztowną lokalną pojemność dla tensorów wrażliwych na opóźnienia, umieszczając rzadziej używane dane w warstwie pulowej.
Użyteczna pamięć zależy jednak od czegoś więcej niż przepustowość łącza. Aplikacje uwzględniają również opóźnienie dostępu, rywalizację o zasoby, spójność, izolację usterek, bezpieczeństwo oraz wsparcie oprogramowania.
Szybkie połączenie fizyczne nie jest w stanie zdecydować, który procesor otrzyma priorytet podczas przeciążenia. Nie może też sprawić, że zdalna pamięć będzie zachowywać się dokładnie jak lokalna HBM. Kontrolery, protokoły, systemy operacyjne, kompilatory i harmonogramy obciążeń muszą skutecznie udostępniać nową topologię.
Dla deweloperów oznacza to, że plan nie jest po prostu historią o szybszym kablu. Wskazuje na inny model systemowy, w którym rozmieszczanie danych staje się bardziej dynamiczne i potencjalnie bardziej złożone.
Zespoły oceniające takie systemy będą potrzebować wiarygodnych zapisów założeń sprzętowych, benchmarków i zależności programowych. Przeszukiwalna baza wiedzy inżynierskiej może pomóc zachować te decyzje w miarę rozwoju platform.
Presja wykracza zatem poza dostawców komponentów optycznych. Producenci akceleratorów, dostawcy pamięci, foundry, firmy zajmujące się pakowaniem, dostawcy sieci i operatorzy chmur muszą uzgodnić sposób łączenia tych elementów.
Prawdziwa rywalizacja dotyczy pamięci lokalnej i pamięci pulowej
Główna rywalizacja nie toczy się między SK hynix a jednym dostawcą optyki. Dotyczy ściśle dołączonej pamięci lokalnej oraz architektury łączącej pamięć lokalną i pulową.
Lokalna HBM oferuje prostą przewagę wydajnościową. Znajduje się obok akceleratora i zapewnia przewidywalny dostęp o wysokiej przepustowości. Oprogramowanie już rozumie podstawową relację między urządzeniem a dołączoną do niego pamięcią.
Jej wadą jest fizyczna ograniczoność. Każdy procesor może obsługiwać tylko pojemność dopuszczoną przez przestrzeń pakietu, ograniczenia termiczne, szerokość interfejsu, zasilanie, uzysk produkcyjny i ekonomikę systemu.
Architektura pulowa zmienia to równanie. Kilka procesorów może teoretycznie uzyskać dostęp do współdzielonej warstwy pojemności, co pozwala przypisywać pamięć zgodnie z zapotrzebowaniem obciążenia, a nie ze stałymi granicami pakietu.
Potencjalna korzyść w zakresie wykorzystania zasobów jest prosta. Jeden procesor może potrzebować dużego przydziału pamięci, podczas gdy drugi potrzebuje mniej. Współdzielona pula mogłaby skierować dostępną pojemność do pierwszego obciążenia, zamiast pozostawiać pamięć niewykorzystaną obok drugiego.
Ta elastyczność staje się cenniejsza, gdy systemy AI obsługują mieszane obciążenia. Trening, inferencja wsadowa, inferencja w czasie rzeczywistym, dostrajanie, przygotowywanie danych i wyszukiwanie mogą stawiać pamięci różne wymagania.
Proponowana architektura zachowuje lokalną HBM, ponieważ pulowanie wprowadza kompromisy. Nawet łącze optyczne o niskim opóźnieniu propagacji musi przejść przez konwersję, przełączanie, kontrolery i arbitraż.
Odległość również nadal ma znaczenie. Zdalna pula znajdująca się na pakiecie lub płytce nie będzie miała takiego samego profilu dostępu jak HBM dołączona bezpośrednio przez interposer.
Najmocniejsza wersja tezy SK hynix dotyczącej CPO ma zatem charakter hybrydowy. Lokalna HBM zapewnia natychmiastową przepustowość, a pulowanie optyczne dostarcza pojemność i elastyczność na poziomie systemu.
Ten model hybrydowy wywiera presję na konwencjonalne projektowanie akceleratorów. Dostawcy procesorów muszą zdecydować, które funkcje pamięci pozostaną wewnątrz pakietu, a które można przenieść na zewnątrz bez pogarszania wydajności aplikacji.
Wywiera też presję na samo SK hynix. Przejście od komponentów pamięci do architektury systemowej wymaga wiedzy z zakresu fotoniki, pakowania, kontrolerów, protokołów i koordynacji oprogramowania.
SK hynix nie kontroluje każdej warstwy. Foundry produkują układy logiczne i fotoniczne. Partnerzy od pakowania montują heterogeniczne komponenty. Dostawcy akceleratorów definiują interfejsy, a hyperscalerzy wybierają architektury i tworzą oprogramowanie operacyjne.
Nvidia już pokazuje, jak dużej koordynacji pionowej wymaga CPO. W ogłoszeniu dotyczącym przełącznika fotonicznego z marca 2025 r. wymieniono TSMC, Coherent, Corning, Foxconn, Lumentum, SENKO oraz innych partnerów ekosystemu.
Nvidia opisała konfiguracje Spectrum-X Ethernet o łącznej przepustowości 100 Tb/s lub 400 Tb/s. Przedstawiła także przełącznik Quantum-X InfiniBand z 144 portami działającymi z przepustowością 800 Gb/s.
Wartości te dotyczą przełączników sieciowych, a nie współdzielonej pamięci optycznej. Pokazują, że komercyjna aktywność CPO koncentruje się obecnie na sieciach, gdzie architektura i uzasadnienie zakupowe są bardziej klarowne.
Broadcom podążał podobną drogą poprzez przełączniki Ethernet. Jego platforma CPO trzeciej generacji 200G CPO rozszerzyła istniejący program oparty na krzemie przełączników, silnikach optycznych, zautomatyzowanych testach i partnerstwach produkcyjnych.
SK hynix wchodzi do tej dyskusji z przeciwnej strony. Nvidia i Broadcom zaczynają od przełączania sieciowego i zbliżają optykę do układów ASIC przełączników. SK hynix zaczyna od pamięci i pyta, jak światło może rozszerzyć efektywny system pamięci.
Nie musi to oznaczać bezpośredniego zderzenia produktów. Te podejścia mogą się wzajemnie uzupełniać w jednym klastrze AI. Konkurencja dotyczy tego, kto zdefiniuje interfejsy i zajmie najbardziej wpływową pozycję w projektowaniu systemu.
Jeśli pule pamięci staną się istotne, dostawca pamięci może wpływać na działanie kontrolerów, pakowanie, protokoły i optymalizację obciążeń. Taka rola ma większe znaczenie strategiczne niż dostarczanie wymiennych komponentów pamięci.
Jeśli pamięć optyczna pozostanie niepraktyczna, dostawcy akceleratorów i sieci zachowają silniejszą kontrolę. CPO rozszerzałoby się wówczas głównie przez przełączniki, podczas gdy HBM pozostawałaby ściśle połączona z każdym procesorem.
Mapa drogowa testuje zatem konkretną tezę: infrastruktura AI potrzebuje na tyle dużej elastyczności współdzielonej pamięci, by uzasadnić nową warstwę optyczną.
Ta teza jest wiarygodna, ale zależy od rodzaju obciążenia. Wnioskowanie z dużych modeli językowych może wymagać znacznej pojemności pamięci. Obciążenia treningowe mogą generować intensywne wzorce komunikacji zbiorowej. Obliczenia naukowe mogą priorytetowo traktować inne cechy opóźnień i spójności.
Żaden pojedynczy benchmark nie może reprezentować wszystkich zastosowań. Projekt oparty na puli musi pokazać, gdzie przewyższa dodatkową lokalną HBM, konwencjonalną sieć, pamięć podłączoną przez CXL lub programowe partycjonowanie danych.
Mapa drogowa nadal mierzy się z ciepłem, uzyskiem i standardami
Zbliżenie optyki do obliczeń poprawia efektywność sygnału, ale utrudnia chłodzenie, produkcję, testowanie i naprawę pakietu.
Zarządzanie temperaturą jest jednym z najważniejszych nierozwiązanych problemów. Wysokowydajne procesory generują skoncentrowane ciepło, podczas gdy urządzenia fotoniczne i lasery mogą być wrażliwe na zmiany temperatury.
Umieszczenie tych technologii w jednym pakiecie tworzy konkurencyjne potrzeby termiczne. Skuteczne chłodzenie procesora nie gwarantuje stabilnego działania optyki.
Zmiany temperatury mogą przesuwać długości fal optycznych i zmieniać działanie modulatorów. Układy sterowania mogą to kompensować, lecz zwiększają zużycie energii i złożoność.
Przegląd dotyczący zarządzania temperaturą z 2026 r. wskazuje lasery jako istotny problem niezawodnościowy. Zwraca również uwagę na ograniczoną serwisowalność, gdy silniki optyczne stają się częścią ściśle zintegrowanego pakietu.
Uszkodzony moduł nadawczo-odbiorczy typu pluggable można zwykle wyjąć z panelu przedniego. Uszkodzony współpakowany komponent optyczny może natomiast wpłynąć na znacznie cenniejszy zespół procesora lub przełącznika.
Konstrukcje z zewnętrznym laserem mogą ograniczyć część problemów z ciepłem i wymianą, ponieważ źródła laserowe pozostają poza głównym pakietem. Wprowadzają jednak wymagania dotyczące dostarczania światła, złączy, sprzęgania i redundancji.
Uzysk produkcyjny stanowi kolejne wyzwanie. Pakiet zawierający układy obliczeniowe, stosy pamięci, interfejsy elektryczne, układy fotoniczne, połączenia światłowodowe i zaawansowane podłoża działa tylko wtedy, gdy jego wzajemnie połączone części współpracują.
Łączenie komponentów może wzmacniać finansowy skutek pojedynczej wady. Słabe połączenie optyczne może zmusić producentów do odrzucenia lub przeróbki zespołu zawierającego kosztowny, sprawny krzem.
Testowanie staje się trudniejsze wraz ze wzrostem integracji. Producenci muszą oceniać parametry elektryczne, wyrównanie optyczne, stabilność termiczną, naprężenia pakietu i długoterminową niezawodność.
Sekwencja 2D, 2.5D i 3D na mapie drogowej uwzględnia tę progresję. Każdy etap może skracać ścieżki danych i zwiększać gęstość. Każdy etap zmniejsza też fizyczne oddzielenie komponentów o różnych materiałach i charakterystykach działania.
Trójwymiarowa integracja heterogeniczna stanowi najsilniejszą wersję tego kompromisu. Pionowe układanie może tworzyć krótsze połączenia, ale ukryte interfejsy są trudniejsze do inspekcji, chłodzenia i wymiany.
Standaryzacja może okazać się równie ważna. Pula pamięci musi komunikować się z procesorami, przełącznikami, kontrolerami i oprogramowaniem od wielu dostawców.
Bez stabilnych interfejsów operatorzy chmury ryzykują zależność od jednej ściśle powiązanej platformy. Dostawcy również mierzą się z niepewnością, które projekty zasługują na duże inwestycje produkcyjne.
Standardy muszą obejmować więcej niż fizyczną sygnalizację. Systemy potrzebują mechanizmów wykrywania, mapowania pamięci, zasad spójności, zarządzania przeciążeniami, telemetrii, odzyskiwania po błędach, bezpieczeństwa i alokacji zasobów.
CXL już rozwiązuje część kwestii rozszerzania i łączenia pamięci w pule za pomocą interkonektu opartego na PCIe. Architektura optyczna musi wyjaśnić, czy przenosi ruch CXL, wprowadza kolejny protokół, czy stanowi niższą warstwę fizyczną dla kilku protokołów.
Publicznie dostępne materiały SK hynix nie rozstrzygają tych kwestii. Nie wskazują także klienta testującego proponowany układ procesor–pamięć.
Ten brak ma znaczenie, ponieważ główne cele wydajnościowe wzajemnie na siebie oddziałują. Projekt może osiągnąć wyjątkową przepustowość, nie realizując celu energetycznego. Inny może osiągnąć niskie zużycie energii przez łącze, lecz wymagać kosztownych systemów chłodzenia lub sterowania.
Cel poniżej 1 pJ/bit wymaga szczególnej ostrożności. Granica rozliczenia określa, czy wartość obejmuje lasery, sterowniki elektryczne, odbiorniki, układy strojenia, przełączanie, chłodzenie i narzut kontrolera pamięci.
Podobnie opóźnienie chip-to-chip poniżej 10 nanosekund nie jest równoznaczne z opóźnieniem pamięci widocznym dla aplikacji. Oprogramowanie doświadcza całej ścieżki przez kontrolery, arbitraż, protokoły i dostęp do pamięci.
Ogłoszenie nie twierdzi, że komercyjny węzeł osiągnął każdy cel w ramach jednego udokumentowanego obciążenia. Traktowanie tych celów jako zmierzonych specyfikacji produktu zawyżałoby wagę dowodów.
Istnieje również problem wdrożeniowy. Operatorzy centrów danych intensywnie inwestowali w moduły optyczne typu pluggable, ustalone procesy napraw i znane łańcuchy dostaw.
CPO musi zapewnić wystarczającą wartość w zakresie energii, gęstości lub niezawodności, by uzasadnić zmianę tych operacji. Technicznie elegancki pakiet może mimo to przegrać, jeśli procedury wymiany tworzą nadmierne ryzyko przestojów lub problemów z zapasami.
Nvidia i Broadcom dostarczają istotnych testów, ponieważ ich produkty przełącznikowe umieszczają CPO w jasno określonej roli operacyjnej. Ich dostępność, niezawodność w warunkach eksploatacyjnych, modele napraw i wdrożenie przez klientów będą kształtować zaufanie do głębszej integracji optycznej.
SK hynix stoi przed trudniejszym drugim krokiem. Optyczne łączenie pamięci w pule musi ustanowić zarówno niezawodny pakiet fizyczny, jak i przekonujący zasób widoczny dla oprogramowania.
Trzy sygnały pokażą, czy pamięć optyczna jest realna
Mapa drogowa nabierze znaczenia komercyjnego dopiero wtedy, gdy SK hynix wskaże sprzęt, partnerów i zmierzone wyniki wdrożenia.
Pierwszym sygnałem jest prototyp o zdefiniowanej konfiguracji. SK hynix powinien ujawnić typ procesora, technologię pamięci, silniki optyczne, projekt interposera, protokół i granicę pomiaru.
Taki prototyp pozwoliłby klientom odróżnić wydajność komponentów od wydajności kompletnego systemu. Pokazałby również, który etap mapy drogowej 2D, 2.5D lub 3D jest praktyczny jako pierwszy.
Opublikowane pomiary powinny raportować całkowitą przepustowość węzła, energię na bit, opóźnienie end-to-end, warunki termiczne, współczynniki błędów i zachowanie przy długotrwałej pracy. Wyniki powinny obejmować narzut wspierającego sterowania i chłodzenia.
Jeśli prototyp zbliży się do deklarowanych celów przy odtwarzalnym obciążeniu, mapa drogowa zyska potwierdzenie. Jeśli ujawniane informacje pozostaną ograniczone do symulacji komponentów, luka komercyjna pozostanie duża.
Drugim sygnałem jest wskazany ekosystem i ścieżka standardów. Pamięć optyczna nie może trafić do produkcji dzięki działaniu samego dostawcy pamięci.
Wiarygodny program potrzebuje partnera od akceleratorów, foundry, dostawcy pakowania, dostawcy fotoniki, producenta systemów oraz klienta z obszaru chmury lub obliczeń wysokiej wydajności. Potrzebuje także strategii interfejsów, którą mogą wdrożyć inni dostawcy.
Wsparcie dla istniejącego standardu zmniejszyłoby bariery wdrożeniowe. Podejście własnościowe mogłoby początkowo rozwijać się szybciej, lecz klienci potrzebowaliby dowodów, że ryzyko uzależnienia od dostawcy i problemy interoperacyjności pozostają możliwe do opanowania.
Jeśli SK hynix ogłosi interoperacyjne prototypy z dużymi partnerami z obszaru obliczeń i pakowania, jego ambicja systemowa stanie się bardziej konkretna. Jeśli konkurujące interfejsy będą się mnożyć, ryzyko związane ze standaryzacją wzrośnie.
Trzecim sygnałem są dowody z obciążeń porównujące architekturę hybrydową z lokalną HBM i istniejącymi opcjami rozszerzania. Sama pojemność nie udowodni zasadności tego podejścia.
Testy powinny pokazać, gdzie optyczne łączenie w pule poprawia rozmiar modelu, wykorzystanie akceleratorów, przepustowość lub zużycie energii bez niedopuszczalnych opóźnień. Powinny także ujawnić, które obciążenia nadal lepiej nadają się do pamięci w pełni lokalnej.
Niezależne testy klientów miałyby większą wagę niż prognozy dostawcy. Telemetria produkcyjna byłaby jeszcze mocniejszym dowodem, zwłaszcza gdy obejmowałaby awarie, dryft termiczny, konserwację i harmonogramowanie programowe.
Najbliższe dowody konkurencyjne będą pochodzić z sieci. Ogłoszone przez Nvidia przełączniki CPO oraz program produkcyjny Broadcom mogą pokazać, czy zintegrowana optyka wytrzymuje warunki pracy centrów danych.
Udane wdrożenia przełączników wzmocniłyby podstawowe argumenty za CPO. Nie potwierdziłyby automatycznie pamięci optycznej, ale zmniejszyłyby niepewność dotyczącą pakowania, łańcuchów dostaw i praktyk serwisowych.
Słabe wdrożenie lub problemy z niezawodnością przyniosłyby odwrotny efekt. Wzmocniłyby argumenty za optyką pluggable, optyką na płycie lub mniej zintegrowanymi podejściami.
Mapa drogowa CPO SK hynix ostatecznie prosi branżę o ponowne wyznaczenie granicy wokół pamięci. Zamiast traktować pojemność jako coś trwale przyłączonego do jednego akceleratora, proponuje hierarchię obejmującą lokalną HBM i pule połączone optycznie.
Właśnie dlatego to ogłoszenie jest czymś więcej niż kolejnym artykułem o fotonice. Umieszcza wiodącego dostawcę pamięci w centrum rywalizacji o przyszłą architekturę systemów AI.
Mapa drogowa pozostaje jednak mapą. Nie wskazuje dostarczanego produktu, harmonogramu klienta ani dowodu, że wszystkie cele działają razem.
Dla nabywców infrastruktury i deweloperów praktycznym działaniem jest śledzenie dowodów, a nie celów z nagłówków. Warto obserwować kompletny prototyp, grupę partnerów wspieraną przez standardy oraz niezależne wyniki dla obciążeń.
Czy pamięć optyczna stanie się użyteczną warstwą obok lokalnej HBM, czy też CPO pozostanie skoncentrowane w przełącznikach sieciowych? Kolejna wiarygodna odpowiedź musi pochodzić ze zmierzonych systemów, a nie z kolejnego diagramu.
