Plan TSMC dotyczący High-NA EUV nadejdzie w 2030 roku, lata po ruchach Intela i Samsunga

TSMC planuje wdrożyć produkcję z High-NA EUV w 2030 roku, choć konkurenci przygotowują się do wykorzystania tej technologii kilka lat wcześniej. To zobowiązanie kończy długi okres, w którym producent kontraktowy unikał podania publicznej daty wdrożenia najnowszej platformy litograficznej ASML.

Decyzja jest mniej agresywna, niż może się początkowo wydawać. TSMC twierdzi, że zacznie od konwencjonalnych fotomasek 6-calowych, a większa platforma masek zostanie wdrożona później za pośrednictwem linii pilotażowej. Harmonogram chroni obecny model produkcyjny firmy, ale daje też Intelowi i Samsungowi więcej czasu na zdobycie praktycznego doświadczenia.

To tworzy główne napięcie stojące za planem TSMC dotyczącym High-NA EUV. Intel już zainstalował tę technologię i powiązał ją ze swoją przyszłą mapą rozwoju układów logicznych. Samsung zobowiązał się teraz do wcześniejszego wykorzystania jej w pamięciach. TSMC tymczasem zakłada, że integracja procesu ma większe znaczenie niż bycie pierwszym.

Produkcja TSMC z High-NA EUV ma już datę

Istotną zmianą nie jest nowe zamówienie na skaner. Jest nią pierwszy jasny harmonogram TSMC dotyczący wykorzystania tej technologii w produkcji masowej.

Według początkowej mapy drogowej High-NA, TSMC spodziewa się rozpocząć produkcję wielkoseryjną z High-NA EUV w 2030 roku. Firma planuje używać obecnego, konwencjonalnego formatu fotomasek 6 na 6 cali na tym pierwszym etapie.

Następnie TSMC spodziewa się uruchomić linię pilotażową wykorzystującą maski 6 na 12 cali w 2031 roku. Jej deklarowanym celem jest wprowadzenie litografii opartej na tych większych maskach do produkcji zaawansowanych węzłów do 2033 roku.

Ta sekwencja ma znaczenie, ponieważ High-NA EUV zmienia więcej niż tylko rozdzielczość skanera. EUV o wysokiej aperturze numerycznej wykorzystuje optykę o aperturze numerycznej 0,55, co poprawia zdolność systemu do skupiania światła. Obecne produkcyjne systemy EUV korzystają z optyki 0,33 NA.

ASML twierdzi, że platforma High-NA EXE może odwzorowywać elementy z rozdzielczością 8 nanometrów. Jej ugruntowane systemy NXE oferują deklarowaną rozdzielczość 13 nanometrów. Obie platformy wykorzystują ekstremalne promieniowanie ultrafioletowe o długości fali 13,5 nanometra.

Wyższa rozdzielczość może pozwolić producentom odwzorowywać niektóre gęste wzory przy jednej ekspozycji zamiast kilku. Mniejsza liczba cykli wzorcowania może usunąć z przebiegu procesu etapy osadzania, trawienia, czyszczenia, inspekcji i nakładania warstw.

Nowy projekt optyczny wprowadza jednak anamorficzne pole ekspozycji. Zmniejsza ono użyteczne pole w jednym wymiarze, gdy producenci nadal stosują konwencjonalne maski. Wynikowy obszar obrazu na waflu wynosi połowę pola dostępnego w obecnych skanerach Low-NA EUV.

To ograniczenie jest możliwe do opanowania w przypadku wielu mniejszych projektów. Staje się trudniejsze dla dużych procesorów, zwłaszcza akceleratorów AI, które już zbliżają się do ograniczeń pola litograficznego.

Producenci mogą podzielić duży projekt na oddzielne pola ekspozycji i połączyć wzory. Mogą też podzielić produkt na chiplets, czyli mniejsze matryce połączone w jednym pakiecie. Żadne z tych rozwiązań nie jest bezkosztowe.

Łączenie pól wymaga wyjątkowej precyzji wyrównania i może wpływać na przepustowość. Chiplets wprowadzają kwestie związane z pakowaniem, połączeniami, zasilaniem, opóźnieniami i oprogramowaniem. Ulepszenie litografii może więc przenieść złożoność w inne miejsce, zamiast ją wyeliminować.

Większe maski mają przywrócić pełnowymiarowe pole ekspozycji przy zachowaniu rozdzielczości High-NA. Przejście na nowy typ masek wymaga jednak skoordynowanych zmian w skanerach, urządzeniach do tworzenia masek, sprzęcie inspekcyjnym, systemach obsługi, materiałach i oprogramowaniu do projektowania elektronicznego.

Ogłoszenie TSMC to zatem dwie połączone mapy drogowe. Jedna obejmuje wprowadzenie ekspozycji 0,55 NA z istniejącym ekosystemem masek. Druga ma na celu przebudowę tego ekosystemu wokół większego formatu.

Pierwsza mapa drogowa ma konkretny rok rozpoczęcia produkcji. Druga zawiera cele pilotażowe i produkcyjne. Żadne z ogłoszeń nie wskazuje dokładnego węzła TSMC, który jako pierwszy otrzyma High-NA EUV.

A10 lub A11 pozostają dobrze uzasadnionymi kandydatami, a nie potwierdzonymi nazwami procesów dla pierwszego wdrożenia. To rozróżnienie jest istotne, ponieważ TSMC publicznie zobowiązało się jedynie do roku wdrożenia i sekwencji masek.

Dlaczego TSMC może pozwolić sobie na czekanie do 2030 roku

TSMC traktuje High-NA EUV jako narzędzie produkcyjne, które musi zasłużyć na swoje miejsce, a nie jako kamień milowy technologii wymagający natychmiastowego wdrożenia.

High-NA EUV rozwiązuje rzeczywisty problem rozdzielczości, ale rozdzielczość jest tylko jedną częścią produkcji chipów. Producent kontraktowy bierze także pod uwagę przepustowość, dokładność nakładania warstw, wskaźniki defektów, złożoność procesu, infrastrukturę masek, dostępność narzędzi i całkowity koszt produkcji.

TSMC wielokrotnie rozszerzało możliwości istniejącej litografii dzięki inżynierii procesowej. Wielokrotne wzorcowanie dzieli jedną trudną warstwę na kilka prostszych ekspozycji, pozwalając starszym skanerom odwzorowywać elementy wykraczające poza ich bezpośredni limit rozdzielczości.

Ta droga dodaje etapy i stwarza więcej możliwości wystąpienia błędów. Mimo to może być preferowana, gdy alternatywa wymaga niedojrzałego skanera, nowej chemii rezystów, zmienionych zasad projektowania masek i przeprojektowanego przepływu produkcji.

Data 2030 sugeruje, że firma widzi wystarczający potencjał rozwoju w EUV 0,33 NA. Oczekuje się, że jej technologie A12 i A13 z 2029 roku nadal będą wykorzystywać konwencjonalne EUV zamiast platformy High-NA.

Nie jest to dowód, że High-NA nie ma wartości. Pokazuje to, że TSMC uważa, iż może obsłużyć jeszcze kilka cykli produktowych bez uzależniania się od tej technologii.

To rozróżnienie odzwierciedla pozycję TSMC jako producenta kontraktowego działającego na dużą skalę. Jego klienci potrzebują przewidywalnych zasad projektowania, zweryfikowanych bibliotek, stabilnych uzysków i wystarczającej mocy produkcyjnej na potrzeby dużych premier produktów.

Opóźniony skaner nie wpływa tylko na jeden wewnętrzny procesor. Może zakłócić harmonogramy smartfonów, akceleratorów centrów danych, chipów sieciowych i układów scalonych na zamówienie wielu klientów.

TSMC ma więc silne powody, by unikać jednoczesnego wprowadzania kilku dużych zmian. Zaawansowane węzły już wymagają nowych struktur tranzystorowych, ulepszeń połączeń międzysystemowych, zmian w dostarczaniu zasilania i zaktualizowanych metod projektowania.

High-NA EUV dodaje kolejną ściśle powiązaną zmienną. Większe maski oznaczałyby dodatkowo ogólnobranżową transformację infrastruktury.

Etapowy harmonogram producenta kontraktowego rozdziela te ryzyka. Konwencjonalne maski zapewniają początkowy pomost w 2030 roku. W 2031 roku nastąpi pilotaż większych masek, podczas gdy wdrożenie produkcyjne pozostaje celem na 2033 rok.

Podejście to pozwala też TSMC obserwować, jak wcześni użytkownicy rozwiązują praktyczne problemy. Wydajność rezystów, defekty masek, łączenie pól, czas pracy skanerów i metrologia poprawiają się dzięki stałej pracy produkcyjnej.

Czekanie nie oznacza bezczynności. TSMC może prowadzić prace rozwojowe przed 2030 rokiem, rezerwując wdrożenie na dużą skalę dla późniejszego węzła. Producenci kontraktowi rutynowo kwalifikują sprzęt na lata przed tym, jak klienci zobaczą produkty wytwarzane z jego użyciem.

ASML już dostarczyło swoją pierwszą generację High-NA nastawioną na produkcję. Jego systemy EXE wykorzystują platformę optyczną 0,55 NA i są przeznaczone do zaawansowanej produkcji układów logicznych i pamięci.

EXE:5000 wspiera rozwój procesów, natomiast EXE:5200B zaprojektowano do produkcji masowej. ASML wymienia ten drugi system dla logiki poniżej 2 nanometrów i wiodących zastosowań pamięciowych.

Te opisy definiują możliwości techniczne, a nie automatyczne uzasadnienie biznesowe. Skaner staje się ekonomicznie użyteczny dopiero po zintegrowaniu go przez producenta ze stabilnym procesem o konkurencyjnych uzyskach.

Decyzja TSMC w praktyce oznacza, że Low-NA EUV pozostaje wystarczająco ekonomiczne dla ujawnionych węzłów firmy do 2029 roku. High-NA staje się konieczne, gdy dalsze skalowanie czyni alternatywy mniej atrakcyjnymi.

Ten próg może różnić się zależnie od warstwy. TSMC nie musi od pierwszego dnia naświetlać każdej krytycznej warstwy nowymi maszynami. Może wprowadzać High-NA selektywnie, a następnie zwiększać jego wykorzystanie wraz ze wzrostem gęstości projektów.

Strategia ogranicza początkową zależność od niewielkiej floty nowych narzędzi. Zmniejsza też liczbę warstw narażonych na niedojrzałe założenia procesowe podczas pierwszego cyklu produkcyjnego.

TSMC zbudowało pozycję lidera produkcji kontraktowej wokół sprawnej realizacji, a nie premier sprzętu. Harmonogram na 2030 rok wpisuje się w ten wzorzec, choć luka daje teraz konkurentom wymierną przewagę.

Intel i Samsung zyskują przewagę wcześniejszej nauki

Presja na TSMC wynika z wiedzy produkcyjnej, ponieważ jego konkurenci mogą uczyć się na produkcji High-NA, zanim TSMC osiągnie ogłoszoną datę rozpoczęcia.

Intel otrzymał pierwszy komercyjny ASML EXE:5000 i zakończył jego montaż w Oregonie w 2024 roku. System wszedł w fazę kalibracji w ośrodku badawczo-rozwojowym Intela w Hillsboro.

Intel podaje, że maszyna waży ponad 150 ton metrycznych. Jej komponenty przybyły w ponad 250 skrzyniach, transportowanych w 43 kontenerach towarowych i 20 ciężarówkach.

Logistyka pokazuje skalę wdrożenia High-NA. Instalacja jednego skanera wymaga wyspecjalizowanych budynków, kontroli drgań, infrastruktury technicznej, możliwości serwisowych i wyszkolonych zespołów inżynierskich.

Intel oczekuje, że będzie łączyć EUV 0,33 NA i 0,55 NA, zamiast całkowicie zastępować jedną platformę drugą. Jego program High-NA rozpoczął się od sprawdzianów technologii Intel 18A i zmierza w kierunku produkcji Intel 14A.

Firma twierdzi, że High-NA może odwzorowywać elementy do 1,7 raza mniejsze niż istniejące EUV. Wiąże też tę poprawę ze wzrostem dwuwymiarowej gęstości elementów nawet 2,9 raza.

Liczby te opisują potencjał skalowania optycznego, a nie gwarancję dla kompletnych chipów. Gęstość produktu zależy od architektury tranzystorów, projektu połączeń międzysystemowych, bibliotek komórek, routingu i ograniczeń produkcyjnych.

Mimo to Intel zyskuje lata bezpośredniego doświadczenia z recepturami ekspozycji, rezystami, maskami, metrologią, utrzymaniem ruchu i statystyczną kontrolą procesu. Ta wiedza operacyjna może mieć większe znaczenie niż data dostawy skanera.

Wczesna pozycja Intela wspiera również jego ambicje w zakresie produkcji kontraktowej. Zewnętrzni klienci potrzebują dowodów, że Intel potrafi przełożyć zaawansowany proces na przewidywalną produkcję, a nie tylko zademonstrować niewielkie wzory w fabryce rozwojowej.

High-NA nie rozwiąże wszystkich pytań dotyczących Intel 14A. Zobowiązania klientów, uzyski, moce produkcyjne, narzędzia projektowe i harmonogramy produktów nadal pozostają kluczowe. Technologia daje jednak Intelowi wyróżniający argument produkcyjny, podczas gdy TSMC pozostaje przy Low-NA.

Samsung wywiera presję z innej strony. Firma planuje wprowadzić High-NA EUV do przyszłej masowej produkcji DRAM do 2028 roku.

DRAM wykorzystuje powtarzalne, niezwykle gęste struktury i stoi przed poważnymi ograniczeniami skalowania. To sprawia, że pamięć jest praktycznym poligonem doświadczalnym dla korzyści High-NA w zakresie rozdzielczości i uproszczenia procesu.

Samsung dołączył również do inicjatywy rozwoju masek 12-calowych. Jego współpraca w zakresie masek obejmuje infrastrukturę wspierającą potrzebną dla większych masek, a nie tylko instalację skanerów.

Podwójna rola firmy ma znaczenie. Samsung prowadzi działalność zarówno w zakresie pamięci, jak i produkcji kontraktowej, co daje mu możliwości przenoszenia części wiedzy litograficznej między różnymi programami produkcyjnymi.

Procesy pamięci i układów logicznych nie są wymienne. Mimo to inżynierowie mogą zdobywać użyteczne doświadczenie ze skanerami, obsługą masek, inspekcją, materiałami, czasem pracy i kontrolą defektów.

TSMC niekoniecznie przegrywa wyścig, wdrażając technologię później. Intel i Samsung ponoszą koszty i ryzyko wcześniejszej integracji, podczas gdy TSMC uczy się na podstawie ich postępów.

Jednak wczesne wdrożenie tworzy asymetryczną szansę. Jeśli Intel lub Samsung osiągną niezawodną produkcję z użyciem High-NA, ostrożny harmonogram TSMC może wydać się mniej uzasadniony.

Jeśli ich programy napotkają opóźnienia lub okażą się nieopłacalne, ostrożność TSMC będzie wyglądać na uzasadnioną. Najbliższe cztery lata zmienią ten strategiczny spór w test produkcyjny.

Pytanie konkurencyjne jest więc węższe niż to, która firma posiada pierwszy skaner. Chodzi o to, która potrafi przełożyć wyższą rozdzielczość na lepsze produkty przy akceptowalnej wydajności uzysku i przepustowości.

Lepsza rozdzielczość wiąże się z mniejszym polem ekspozycji

High-NA EUV upraszcza niektóre wzory, lecz ograniczony rozmiar pola stanowi najważniejsze zastrzeżenie wobec zobowiązania TSMC dotyczącego 2030 roku.

Skaner litograficzny przenosi wzór z maski na światłoczuły materiał pokrywający wafer. Apertura numeryczna mierzy, jak skutecznie układ optyczny zbiera i skupia to światło.

Zwiększenie NA z 0,33 do 0,55 poprawia rozdzielczość. Zmienia jednak również geometrię potrzebną do odbijania światła EUV wzdłuż ścieżki optycznej skanera.

ASML stosuje system anamorficzny, który wykorzystuje różne powiększenie wzdłuż obu osi. Taka konstrukcja zapobiega nadmiernemu powiększeniu maski względem układu optycznego, ale zmniejsza o połowę pole ekspozycji na waferze.

Najwyraźniejsze ograniczenie dotyczy dużych, monolitycznych procesorów. Zaawansowane akceleratory AI wykorzystują znaczne powierzchnie matryc, ponieważ łączą silniki obliczeniowe, interfejsy pamięci, sieci, pamięci podręczne i wyspecjalizowaną logikę sterującą.

Mniejsze pole ekspozycji może uniemożliwić zmieszczenie takiego układu w jednym obrazie High-NA. Producent musi wtedy łączyć pola albo przeprojektować produkt wokół mniejszych elementów.

Łączenie pól oznacza osobną ekspozycję sąsiadujących obszarów i ich wyrównanie na granicy. Każdy błąd nakładania na tej granicy może wpłynąć na połączenia przechodzące między obszarami.

Technika ta zużywa również czas pracy skanera. Każda dodatkowa ekspozycja i operacja wyrównywania wpływa na przepustowość, a tym samym na liczbę użytecznych waferów, które może wyprodukować fabryka.

Chipletami można obejść część ograniczeń rozmiaru pola, dzieląc system na wiele matryc. Nowoczesne technologie pakowania łączą następnie te matryce przez krzemowy interposer, mostek lub inny gęsty interfejs.

TSMC ma już szerokie możliwości w zakresie zaawansowanego pakowania. To czyni chipletami wiarygodną odpowiedź, lecz nie uniwersalną.

Moce produkcyjne w zakresie pakowania mają własne ograniczenia. Projekty chipletowe wymagają też bardziej złożonych testów, zarządzania energią, inżynierii połączeń i planowania termicznego.

Propozycja masek 12-calowych ma pozwolić uniknąć wyboru między rozdzielczością a obszarem ekspozycji. Większa retikula może zawierać szerszy wzór, umożliwiając skanerowi odzyskanie pełnego pola w systemie optycznym anamorficznym.

Maska jest jednak częścią powiązanego łańcucha produkcyjnego. Urządzenia muszą zapisać wzór, skontrolować go, naprawić defekty, zabezpieczyć go, transportować, wyrównać i modelować jego zachowanie.

Oprogramowanie projektowe musi rozumieć nowe zasady dotyczące pola i maski. Zakłady produkujące maski potrzebują kompatybilnego sprzętu. Dostawcy materiałów muszą zakwalifikować podłoża i elementy ochronne.

TSMC, Intel, Samsung, ASML oraz wyspecjalizowani dostawcy muszą zatem koordynować działania wokół wspólnych specyfikacji. Jedno brakujące narzędzie do inspekcji lub obsługi może opóźnić całą platformę.

To wyjaśnia długą przerwę między linią pilotażową TSMC w 2031 roku a celem produkcyjnym na 2033 rok. Prace pilotażowe sprawdzają, czy ekosystem działa wystarczająco niezawodnie dla cennych waferów klientów.

ASML twierdzi, że uproszczenie procesu może zrównoważyć wyższe zapotrzebowanie energetyczne skanera. Jej analiza produkcyjna wskazuje, że jednowzorcowe EUV może wyeliminować kroki litograficzne i wspierające etapy procesu.

Firma przytacza model imec, według którego zastąpienie wielowzorcowego DUV jednowzorcowym EUV zmniejsza liczbę etapów procesu o około 20 procent. Modelowany wynik obejmował około 10 procent mniej emisji operacyjnych na wafer.

W przyszłym porównaniu model oszacował, że jednowzorcowe High-NA może ograniczyć emisje operacyjne nawet o 30 procent. Przypadek referencyjny wykorzystywał wielowzorcowe Low-NA EUV.

Są to wyniki modelowe zależne od założeń procesowych. Nie określają one uzysku, kosztu ani profilu środowiskowego przyszłego procesu produkcyjnego TSMC.

Wynik ekonomiczny będzie różnić się w zależności od warstwy. Ekspozycja High-NA zastępująca kilka cykli wzorcowania Low-NA może być atrakcyjna. Warstwa, która już jest wydajnie drukowana jedną ekspozycją Low-NA, oferuje słabsze uzasadnienie.

TSMC będzie zatem wdrażać tę technologię selektywnie. Oczekiwanie, że liczba warstw High-NA będzie rosła z czasem, wspiera stopniowe wdrożenie, a nie natychmiastowe zastąpienie całej platformy.

To jest mechanizm stojący za ostrożnością firmy. High-NA oferuje lepszą rozdzielczość optyczną, podczas gdy otaczający proces decyduje, czy ta przewaga przełoży się na lepszą ekonomikę produkcji.

A10 i A11 są kandydatami, a nie potwierdzonymi węzłami

Data 2030 wskazuje na generację TSMC po A13, lecz firma nie nazwała A10 ani A11 pierwszym procesem High-NA.

Ujawniona mapa drogowa TSMC sięga A12 i A13 w 2029 roku. Doniesienia o tej mapie wskazują, że obie technologie nadal będą korzystać z konwencjonalnych systemów EUV.

To sprawia, że kolejna coroczna generacja jest naturalnym miejscem dla przejścia TSMC na High-NA EUV. Konwencje nazewnictwa sugerują A11 lub A10, choć TSMC nie potwierdziło publicznie żadnej z tych nazw.

Nazwy procesów nie oznaczają też dosłownych wymiarów tranzystorów. Współczesne oznaczenia węzłów łączą pod komercyjną nazwą zestaw zmian dotyczących gęstości, wydajności, zużycia energii, architektury i produkcji.

Proces z 2030 roku będzie musiał zapewnić klientom użyteczną poprawę względem A13. Litografia High-NA jest jednym z możliwych czynników, ale sama nie może zapewnić tej poprawy.

TSMC może również zmienić struktury tranzystorów, układy komórek standardowych, materiały połączeń, zasilanie od tylnej strony, reguły projektowe lub pakowanie. Każdy z tych elementów inaczej wpływa na wyniki na poziomie produktu.

Tranzystory gate-all-around otaczają kanał bramką z wielu stron, poprawiając kontrolę elektrostatyczną przy małych wymiarach. TSMC już przechodzi do implementacji tej architektury z nanosheetami.

Późniejsze procesy mogą wykorzystywać bardziej zaawansowane nanosheety lub ostatecznie komplementarne tranzystory polowe. CFET układają pionowo urządzenia typu n i p, aby zwiększyć gęstość, lecz wymagają trudnej integracji produkcyjnej.

High-NA staje się bardziej wartościowe, gdy te struktury i otaczające je połączenia wymagają precyzyjniejszych wzorów. TSMC twierdzi, że liczba warstw High-NA powinna rosnąć wraz ze wzrostem złożoności procesu.

Stwierdzenie to wyznacza kierunek bez wskazywania konkretnego węzła. Firma zachowuje elastyczność, aby w 2030 roku wprowadzić skanery dla ograniczonego zestawu krytycznych warstw.

Pozostaje kilka niewiadomych. TSMC nie ujawniło początkowej liczby warstw, lokalizacji produkcji, wielkości floty skanerów, produktów klientów, strategii masek według typu projektu ani oczekiwanego wpływu na koszty.

Nie obiecało też, że każdy proces z 2030 roku wykorzysta tę technologię. Foundry może oferować powiązane warianty węzła o różnych celach wydajnościowych i przepływach produkcyjnych.

Interpretacja A10 lub A11 powinna więc pozostać prognozą. Traktowanie jej jako formalnego ogłoszenia produktu zawyżałoby wagę dostępnych dowodów.

Sam harmonogram również może się zmienić. Mapy drogowe półprzewodników są narzędziami planistycznymi, a daty produkcji zależą od gotowości sprzętu, uzysku procesowego, harmonogramów klientów i popytu rynkowego.

Program większych masek wiąże się z jeszcze większą niepewnością. Wymaga on od wielu dostawców dostarczenia sprzętu i materiałów w skoordynowanym harmonogramie, podczas gdy klienci dostosowują infrastrukturę projektową.

Udział Samsunga wzmacnia argument biznesowy za tym ekosystemem. Poparcie Intela dodaje kolejnego producenta układów logicznych z bezpośrednim doświadczeniem w High-NA.

Szeroki udział może rozłożyć koszty rozwoju i dać dostawcom więcej powodów do budowy kompatybilnych produktów. Nie gwarantuje jednak, że każdy komponent osiągnie gotowość produkcyjną do 2033 roku.

Najbardziej wiarygodna interpretacja jest węższa. TSMC wskazało 2030 rok jako moment, w którym High-NA stanie się częścią jego zestawu narzędzi do produkcji masowej.

Firma oczekuje, że wdrożenie rozszerzy się po tym punkcie. Uważa też, że konwencjonalne maski wystarczą na pierwszy etap, natomiast większe maski zapewnią długoterminową ścieżkę.

To istotne zobowiązanie, lecz wciąż niepełne ogłoszenie procesu. Klienci będą potrzebować znacznie więcej szczegółów, zanim zaprojektują duży produkt specjalnie wokół nowej platformy.

Trzy sygnały pokażą, czy TSMC czekało zbyt długo

Wynik będzie zależał od dowodów produkcyjnych Intela, celu Samsunga dotyczącego pamięci na 2028 rok oraz ujawnienia przez TSMC nazwanego węzła na 2030 rok.

Pierwszym sygnałem będzie postęp Intela od rozwoju High-NA do powtarzalnej produkcji układów logicznych. Instalacja skanerów i eksperymentalne wzorcowanie potwierdzają gotowość techniczną, lecz klienci foundry potrzebują zakwalifikowanych procesów i stabilnej produkcji.

Intel 14A jest właściwym testem. Wyniki produkcyjne pokażą, czy wczesne doświadczenie z High-NA poprawia gęstość, czas cyklu i prostotę procesu bez tworzenia niedopuszczalnych strat uzysku.

Silne zobowiązania klientów i działające produkty zwiększyłyby presję na TSMC. Opóźnienia, zmieniające się specyfikacje lub ograniczone wdrożenie komercyjne wspierałyby decyzję TSMC o poczekaniu.

Drugim sygnałem będzie planowana przez Samsunga produkcja pamięci DRAM z High-NA w 2028 roku. Pamięć stanowi inne obciążenie produkcyjne, ale może pokazać, czy platforma skanera działa niezawodnie przy znaczącej skali.

Warto obserwować nazwaną generację DRAM, zakwalifikowane linie produkcyjne i szczegóły dotyczące warstw wykorzystujących High-NA. Takie ujawnienia przesunęłyby plan Samsunga od deklaracji z mapy drogowej w kierunku dowodów produkcyjnych.

Udane zwiększanie produkcji wzmocniłoby również otaczający łańcuch dostaw przed startem TSMC w 2030 roku. Producenci masek, dostawcy rezystów, dostawcy sprzętu inspekcyjnego i ASML zyskaliby dodatkowe informacje zwrotne z produkcji.

Słaby uzysk lub opóźniony start ujawniłyby ryzyka, których unika TSMC. Cel Samsunga testuje więc zarówno skaner, jak i wartość wczesnego wdrożenia.

Trzecim sygnałem będzie nazwanie przez TSMC pierwszego procesu, lokalizacji produkcyjnej i strategii warstw High-NA. Firma podała rok, lecz klienci potrzebują zestawów projektowych procesu i reguł inżynieryjnych na długo przed rozpoczęciem produkcji masowej.

Formalne ogłoszenie węzła wyjaśniłoby, czy punktem wejścia stanie się A10, A11 czy inne oznaczenie. Powinno także pokazać, czy TSMC rozpocznie od kilku warstw, czy od szerszego wdrożenia.

Szczegóły dotyczące pilotażu dużych masek w 2031 roku zasługują na równie dużą uwagę. Zobowiązania dostawców i działająca infrastruktura masek zwiększyłyby wiarygodność celu produkcyjnego na 2033 rok.

Rola ASML pozostaje kluczowa, ponieważ żaden konkurencyjny dostawca nie oferuje obecnie równoważnej platformy produkcyjnej. Zdolność firmy do dostarczenia i obsługi wystarczającej liczby systemów EXE wpłynie na harmonogram każdego producenta.

Firma twierdzi, że jej platforma High-NA jest przeznaczona do produkcji masowej i wykorzystuje optykę zdolną do rozdzielczości 8 nanometrów. Rzeczywista ekonomika klientów będzie jednak wynikać dopiero z długotrwałej pracy fabryk.

Opóźnienie TSMC nie rozstrzyga, czy firma będzie liderem, czy pozostanie w tyle w następnym cyklu litograficznym. Tworzy kontrolowane porównanie między nauką pierwszego gracza a cierpliwością produkcyjną.

Intel i Samsung ponoszą teraz większe ryzyko integracyjne, ale zyskują również czas na rozwój procesów, relacji z dostawcami i wiedzy inżynieryjnej. TSMC ponosi mniejsze wczesne ryzyko, akceptując jednocześnie późniejszą krzywą uczenia się.

Dla nabywców układów praktyczne pytanie nie brzmi, kto ogłosi najmniejsze oznaczenie procesu. Chodzi o to, kto dostarczy wystarczającą liczbę działających chipów o przewidywalnym zużyciu energii, wydajności, koszcie i dostępności.

Postępuj zgodnie z dowodami w tej kolejności: produkcją układów logicznych Intela, zwiększaniem produkcji pamięci przez Samsunga, a następnie wskazanym przez TSMC procesem na 2030 rok. Sygnały te pokażą, czy wdrożenie High-NA EUV przez TSMC odzwierciedla zdyscyplinowane tempo, czy kosztowne opóźnienie.