Gelsinger qualifie la HBM de « médiocre » alors que SK hynix prépare l’après

Pat Gelsinger a qualifié la mémoire à large bande passante de « médiocre », déclenchant une controverse qui s’est rapidement propagée dans Google News et la couverture du secteur des semi-conducteurs. Sa critique visait les compromis liés à la chaleur, à la consommation électrique et au packaging au sein de la technologie mémoire qui prend en charge la plupart des accélérateurs d’IA avancés.

La remarque paraît particulièrement hostile, car SK hynix a bâti son récent succès autour de la HBM. Pourtant, Hoshik Kim, vice-président senior et fellow chez SK hynix, n’a pas défendu cette technologie comme la destination finale de la mémoire. Au cours de la même discussion du RAISE Summit, Kim a reconnu que le secteur devra aller au-delà de l’architecture actuelle.

Cet échange ne constituait pas un aveu d’échec de la HBM. Il a révélé un retournement plus important. Les entreprises qui profitent le plus du boom de la HBM investissent déjà dans des technologies susceptibles de réduire la dépendance aux piles HBM standardisées.

Ce que le titre de Google News a omis

Gelsinger a critiqué les limites de la HBM actuelle, et non la nécessité d’une mémoire à haute vitesse à proximité des processeurs d’IA.

Gelsinger, ancien directeur général d’Intel aujourd’hui general partner chez Playground Global, s’est exprimé au RAISE Summit 2026 à Paris. L’événement s’est tenu du 7 au 9 juillet. Kim a participé à une table ronde intitulée « AI Has a Memory Problem ».

Au cours de la discussion, Gelsinger a décrit la HBM comme un mauvais compromis technique. Les piles HBM empilent verticalement plusieurs puces de mémoire vive dynamique et les relient par des chemins électriques courts et denses. Cette structure offre une bande passante bien plus élevée que les modules mémoire ordinaires placés plus loin d’un processeur.

Cependant, cette même pile crée des défis thermiques et de fabrication. La chaleur provenant des couches inférieures doit traverser d’autres puces avant d’atteindre le système de refroidissement. Une pile plus haute et un packaging plus complexe peuvent accentuer ce problème.

Gelsinger a ensuite repris le même argument dans une interview consacrée à l’évolution du marché de la mémoire. Il a déclaré : « HBM, as we know and love it today, is a lousy memory. » Son explication portait sur la chaleur piégée et la pression qui en résulte sur les performances des processeurs, selon l’analyse publiée du secteur de la mémoire.

Des extraits du sommet ont fait paraître l’échange comme une concession exceptionnelle de SK hynix. Kim semblait convenir que la HBM n’était pas la réponse définitive. Un autre participant a ensuite présenté ce moment comme un aveu de SK hynix selon lequel la HBM était une mauvaise mémoire.

Le contexte complet est moins théâtral. La HBM reste essentielle, car les accélérateurs d’IA doivent déplacer les poids des modèles et les données intermédiaires à des débits considérables. La mémoire serveur conventionnelle ne peut pas répondre à chaque requête d’accélérateur avec une bande passante ou une efficacité énergétique comparable.

Le désaccord porte sur ce qui se passera lorsque la HBM atteindra ses limites pratiques. Gelsinger privilégie une intégration plus étroite entre mémoire et processeurs. SK hynix explore la HBM sur mesure, de nouveaux niveaux de mémoire, le packaging avancé et des produits combinant différentes technologies de stockage.

Cette distinction est importante. Un mauvais produit n’a aucun usage convaincant. Un produit imparfait peut dominer parce que toutes les alternatives disponibles imposent des contraintes plus sévères.

La HBM appartient actuellement à la seconde catégorie. Elle est coûteuse à fabriquer, difficile à refroidir et fortement limitée par les capacités de packaging. Elle demeure aussi l’un des moyens les plus efficaces d’alimenter les GPU avancés en données.

Le titre de Google News a saisi l’affrontement, mais a condensé l’argument technique. Gelsinger contestait l’efficacité à long terme de l’architecture. Kim reconnaissait un problème de feuille de route auquel SK hynix a déjà commencé à répondre.

Pourquoi les systèmes d’IA continuent d’accepter les défauts de la HBM

L’infrastructure d’IA utilise la HBM parce que les processeurs manquent de données, même lorsque la mémoire elle-même engendre des coûts thermiques et économiques.

Les accélérateurs d’IA modernes peuvent effectuer un nombre colossal d’opérations mathématiques chaque seconde. Ces opérations apportent peu lorsque les données des modèles arrivent trop lentement. L’écart entre le débit des processeurs et l’acheminement des données mémoire est communément appelé le mur de la mémoire.

L’entraînement crée une première version de ce problème. Des milliers d’accélérateurs échangent de manière répétée des paramètres, des gradients et des résultats temporaires. Un chemin mémoire lent laisse des unités de calcul coûteuses en attente.

L’inférence en crée une autre. Un serveur doit lire les poids du modèle et gérer le cache clé-valeur, qui conserve les informations nécessaires pour générer les jetons suivants. Les modèles plus grands et les contextes plus longs accroissent ces besoins en mémoire.

La HBM s’attaque à ce goulot d’étranglement en plaçant de larges interfaces mémoire près de l’accélérateur. Elle transfère les données par de nombreuses connexions opérant en parallèle. Cette conception évite de dépendre uniquement de fréquences d’horloge extrêmement élevées.

Cette proximité a aidé Nvidia, AMD et les développeurs d’accélérateurs sur mesure à faire évoluer les systèmes d’IA. Elle a aussi fait de l’approvisionnement en HBM une contrainte stratégique sur l’ensemble du marché des semi-conducteurs.

L’agencement physique comporte néanmoins des pénalités. Les puces empilées verticalement concentrent la chaleur dans une petite zone. Davantage de couches augmentent la complexité de fabrication, tandis que les défauts peuvent réduire le nombre de boîtiers utilisables produits dans chaque lot.

Le packaging lie également le destin des fournisseurs de mémoire à celui des fonderies et des fabricants d’accélérateurs. La HBM ne peut pas simplement être produite comme une commodité isolée puis placée dans un socket standard. Elle doit correspondre à l’interface du processeur, à la conception du boîtier, à l’enveloppe énergétique et au système de refroidissement.

L’étiquette « médiocre » de Gelsinger désigne donc un compromis d’ingénierie. La HBM résout la pénurie de bande passante en acceptant davantage de chaleur, de coûts et de complexité d’intégration.

SK hynix ne conteste pas ces contraintes. Ses propres documents publics indiquent que les entreprises de mémoire doivent comprendre les processeurs des clients, les charges de travail, les exigences énergétiques et les conceptions thermiques. Sa stratégie full-stack va explicitement au-delà de la fourniture de composants mémoire interchangeables.

Ce changement explique également pourquoi la HBM ne disparaîtra pas simplement parce qu’une architecture plus élégante devient possible. Les plateformes matérielles d’IA exigent des années de conception, de qualification et de préparation industrielle. Les développeurs optimisent aussi les logiciels autour de la mémoire disponible sur les accélérateurs déployés.

Les opérateurs de centres de données ont investi massivement dans des systèmes équipés de HBM. Ils ont besoin de produits compatibles, offrant une fiabilité et des performances prévisibles. Un remplaçant doit surpasser la HBM tout en s’inscrivant dans des calendriers réalistes de fabrication et de déploiement.

L’architecture actuelle peut donc rester commercialement importante tout en devenant techniquement transitoire. Ethernet, le stockage flash et les technologies de procédés du silicium ont suivi des trajectoires similaires. Chacun a survécu à des critiques répétées parce que l’écosystème environnant s’est amélioré parallèlement à la conception de base.

Les fournisseurs de HBM peuvent ajouter des couches, améliorer les méthodes de liaison, personnaliser les puces de base et affiner le refroidissement. Ces changements prolongent la durée de vie utile de l’architecture, même s’ils n’éliminent pas ses compromis fondamentaux.

SK hynix face au dilemme du successeur

SK hynix doit protéger son leadership dans la HBM tout en aidant ses clients à bâtir des systèmes reposant sur une hiérarchie mémoire plus large et davantage personnalisée.

La HBM a fait passer la mémoire d’un composant d’arrière-plan à un élément central de la conception des systèmes d’IA. SK hynix a gagné en influence en travaillant étroitement avec les entreprises d’accélérateurs et les partenaires de packaging avancé. Cette position devient plus difficile à défendre à mesure que chaque client demande une combinaison différente de capacité, de bande passante, de consommation et de latence.

L’entreprise ne peut plus maximiser sa production en fabriquant un composant standardisé unique pour un vaste marché. Elle doit coordonner de plus en plus ses feuilles de route avec les concepteurs de processeurs, les fonderies, les fournisseurs de packaging et les opérateurs cloud.

C’est la pression sur le modèle économique qui sous-tend la critique de Gelsinger. Une intégration plus étroite entre processeur et mémoire peut améliorer les performances, mais elle accroît le coût du choix du mauvais client ou de la mauvaise plateforme.

Une puce mémoire conventionnelle peut servir de nombreux systèmes. Un produit hautement personnalisé peut dépendre d’une seule génération de processeur. Des retards ou une faible demande pour ce processeur peuvent laisser au fournisseur des capacités inutilisables et des coûts de développement.

SK hynix a déjà adopté la personnalisation. Ses présentations produits de 2026 comprenaient des structures HBM personnalisées et des concepts de traitement en mémoire. Le traitement en mémoire rapproche certains calculs des données stockées, réduisant les transferts entre la mémoire et le processeur principal.

Au CES 2026, l’entreprise a présenté un produit HBM4 à 16 couches offrant 48 GB de capacité. Elle a également montré une démonstration de système d’IA fondée sur des conceptions de HBM personnalisée et de traitement en mémoire, selon son portefeuille mémoire présenté au CES.

Ces produits suggèrent que SK hynix considère la HBM comme une plateforme susceptible d’évoluer. L’entreprise ne traite pas chaque génération comme une version plus rapide d’une commodité inchangée.

Cette stratégie crée un équilibre difficile. Les clients veulent des produits spécialisés adaptés à leurs accélérateurs. SK hynix souhaite suffisamment de points communs pour réutiliser les conceptions, maîtriser les coûts et servir plusieurs clients concurrents.

Sa collaboration avec TSMC offre une manière de gérer cette tension. Une fonderie au service de plusieurs concepteurs d’accélérateurs peut prendre en charge des méthodes communes de packaging et d’intégration. SK hynix peut alors participer à plusieurs plateformes au lieu de tout engager auprès d’un seul fournisseur de puces.

Samsung et Micron font face à la même transition. Tous deux doivent qualifier leurs produits auprès des principaux clients d’accélérateurs tout en améliorant les rendements de fabrication. Ils ont également besoin de feuilles de route crédibles pour la mémoire personnalisée et le packaging avancé.

La concurrence se déplacera donc au-delà de la bande passante affichée. Les acheteurs évalueront le comportement thermique, la consommation énergétique, la capacité, la disponibilité du packaging, la prise en charge logicielle et la fiabilité des livraisons.

SK hynix reste bien positionné grâce à son expérience de production et à ses relations étroites avec ses clients. Pourtant, le leadership dans une génération de HBM ne garantit pas le leadership dans une architecture mémoire construite autour de puces de base personnalisées ou de l’intégration au processeur.

L’avantage de l’entreprise ressemble de moins en moins à un catalogue de puces mémoire. Il s’apparente de plus en plus à un réseau de relations de co-conception. Ce modèle peut créer des liens durables avec les clients, mais il exige aussi des paris plus importants et plus précoces.

La véritable compétition oppose la HBM à une hiérarchie mémoire

Le successeur probable de la HBM actuelle n’est pas une puce de remplacement unique, mais une hiérarchie coordonnée qui place différentes données dans différents niveaux de mémoire.

Les charges de travail d’IA ne traitent pas chaque octet de la même manière. Certaines données doivent parvenir immédiatement au processeur. D’autres informations peuvent tolérer une latence supplémentaire si le système gagne en capacité ou réduit sa consommation énergétique.

La HBM constitue le niveau le plus rapide, mais y stocker toutes les données est peu pratique. Sa capacité demeure limitée par rapport à la DRAM ordinaire et au stockage flash. Elle entraîne également des coûts de fabrication et de packaging plus élevés.

SK hynix développe la High Bandwidth Flash, ou HBF, comme un niveau supplémentaire possible. La HBF vise à combiner la densité de la mémoire flash NAND avec des caractéristiques de bande passante adaptées à l’infrastructure d’IA. Elle se situerait entre la HBM et le stockage à état solide plutôt que de remplacer directement l’un ou l’autre produit.

L’entreprise étudie également l’extension de mémoire via Compute Express Link. CXL est une norme d’interconnexion qui permet aux processeurs d’accéder à de la mémoire mutualisée ou externe avec un adressage cohérent. Elle peut offrir davantage de capacité à un serveur d’IA sans placer chaque octet à côté de l’accélérateur.

Les chercheurs de SK hynix ont testé une conception d’inférence hiérarchisée utilisant une mémoire connectée via CXL et du stockage NVMe. Cette approche déplace les données selon les exigences de performance, au lieu de supposer que toutes les informations du modèle doivent résider dans la HBM.

C’est pourquoi la réponse de Kim au RAISE Summit est importante. Affirmer que la HBM n’est pas la réponse définitive s’aligne sur la feuille de route publiée par l’entreprise. SK hynix a présenté HBF comme une réponse aux limites économiques consistant à conserver toutes les données d’IA dans une mémoire empilée, dans sa feuille de route de la mémoire IA.

L’intégration au processeur représente une autre voie. Une mémoire placée directement sur un processeur, ou connectée par un packaging plus avancé, peut raccourcir les trajets électriques. Elle peut aussi réduire l’énergie consommée lors du déplacement des données.

Toutefois, l’intégration n’élimine pas les décisions difficiles. La capacité sur boîtier est limitée, et les conceptions étroitement couplées sont plus difficiles à mettre à niveau indépendamment. L’échec d’une conception de processeur peut également entraîner avec lui l’investissement dans sa mémoire personnalisée.

Un système hiérarchisé répartit ce risque. Les poids de modèles fréquemment consultés peuvent rester en HBM. De plus grandes collections d’informations mises en cache peuvent être déplacées vers la mémoire CXL ou de la mémoire flash à haut débit. Le stockage conventionnel peut conserver les données moins urgentes.

Le logiciel doit décider où placer les données et les déplacer sans créer de nouveaux goulots d’étranglement. Cela transforme la gestion de la mémoire en problème d’optimisation à l’échelle du système, et non en simple spécification de composant.

Ce changement concerne les développeurs autant que les fabricants de puces. L’architecture des modèles, la quantification, la mise en cache, le traitement par lots et l’ordonnancement de l’inférence influencent tous le trafic mémoire. De meilleurs logiciels peuvent réduire la demande en HBM sans attendre un nouveau procédé de fabrication de semi-conducteurs.

Pour les acheteurs d’entreprise, la bande passante maximale deviendra un indicateur d’achat incomplet. Une évaluation utile intégrera le débit par watt, la latence dans des charges de travail réalistes, la capacité disponible et les performances lorsque les données débordent de la HBM.

Cette hiérarchie est le principal concurrent de la HBM comme réponse complète. La HBM peut rester la couche la plus rapide tout en perdant son statut de solution centrale à chaque problème de mémoire IA.

Pourquoi le verdict de « mémoire médiocre » exige de la retenue

Les faiblesses de la HBM sont réelles, mais aucun successeur proposé n’a encore égalé sa combinaison de bande passante, d’ampleur de déploiement et d’acceptation par les clients.

Gelsinger dispose d’une base technique claire pour critiquer la mémoire empilée. La chaleur, l’énergie, le rendement et la complexité du packaging sont des contraintes mesurables. L’affirmation plus forte, selon laquelle la mémoire intégrée au processeur déplacera la HBM conventionnelle, demeure moins certaine.

Premièrement, l’intégration accroît la dépendance entre les feuilles de route des produits. Les entreprises d’accélérateurs révisent leurs architectures, interfaces et plans de fabrication sur des cycles longs. Un fournisseur de mémoire doit engager des ressources de recherche et de fabrication avant que la demande ne soit clairement établie.

Deuxièmement, les améliorations du refroidissement peuvent prolonger la durée de vie de la HBM. Les concepteurs de boîtiers peuvent modifier les matériaux, les structures d’empilement, les interfaces thermiques et le refroidissement des systèmes. Le collage hybride peut également réduire la taille des connexions et améliorer les caractéristiques électriques.

Troisièmement, les normes HBM peuvent préserver la concurrence. Des interfaces standard permettent à plusieurs fournisseurs de proposer des produits compatibles. Une évolution vers une mémoire profondément personnalisée peut améliorer les performances tout en réduisant l’interchangeabilité.

Ce compromis est important pour les entreprises de cloud. Un boîtier personnalisé peut enfermer un acheteur dans une combinaison unique de processeur et de mémoire. Les produits standardisés offrent davantage d’options lorsque les fournisseurs connaissent des retards ou des problèmes de rendement.

Quatrièmement, les nouvelles couches de mémoire introduisent leurs propres coûts de latence et de logiciel. CXL augmente la capacité, mais les données parcourent toujours une distance plus grande que les informations stockées à côté d’un accélérateur. La mémoire basée sur NAND offre de la densité, mais présente des caractéristiques d’endurance et d’accès différentes de la DRAM.

Une architecture hiérarchisée ne fonctionne que lorsque le logiciel place les données intelligemment. Un mauvais placement peut effacer le bénéfice théorique et produire des performances imprévisibles.

La stratégie produit actuelle de SK hynix reflète cette incertitude. L’entreprise continue d’investir dans HBM4 tout en étudiant des produits qui la complètent. Lors de GTC 2026, elle a présenté HBM4 comme un outil visant à améliorer l’efficacité de l’inférence des grands modèles, selon son programme d’inférence.

Cela n’est pas incompatible avec une planification au-delà de la HBM. Les entreprises de semi-conducteurs financent souvent la prochaine architecture tout en améliorant l’actuelle. Les clients ont besoin de produits déployables aujourd’hui, et pas seulement de conceptions de laboratoire prometteuses.

Le marché donne également peu de raisons à SK hynix d’abandonner prématurément la HBM. La demande en accélérateurs IA continue de récompenser les produits à haute bande passante. Les accords d’approvisionnement et les cycles de qualification créent une dynamique commerciale que les critiques techniques ne peuvent pas inverser instantanément.

Gelsinger aborde aussi cette question en tant qu’investisseur dans des entreprises travaillant sur une intégration plus étroite entre mémoire et calcul. Son expertise rend cette critique importante, mais les lecteurs doivent reconnaître qu’il soutient une direction alternative.

Kim représente une entreprise dont les revenus et les relations clients bénéficient de la HBM. Sa volonté d’évoquer un successeur est tout aussi notable, bien qu’elle ne prouve pas que SK hynix a choisi une architecture de remplacement.

La conclusion responsable est plus limitée. La HBM est devenue indispensable sans devenir idéale. Ses défauts sont suffisamment sérieux pour remodeler les feuilles de route, mais pas au point de rendre les déploiements existants obsolètes.

Les lecteurs de Google News devraient considérer cet échange comme la preuve d’une transition architecturale active. Ce n’est pas la preuve que l’industrie a déjà choisi un gagnant.

Trois signaux montreront ce qui viendra après la HBM

L’avenir de la HBM deviendra plus clair à travers la qualification des produits, les hiérarchies de mémoire déployées et des preuves que l’intégration améliore les systèmes complets.

Le premier signal concerne la qualification par les clients de HBM4 et de ses successeurs. Annoncer un échantillon ne garantit ni une production en volume, ni des rendements acceptables, ni un fonctionnement fiable au sein d’un boîtier d’accélérateur.

Il faudra observer si SK hynix, Samsung et Micron peuvent fournir des produits qualifiés selon les calendriers de leurs clients. Des retards renforceraient l’argument de Gelsinger selon lequel la complexité devient plus difficile à gérer. Des montées en cadence stables montreraient que la HBM a encore une marge d’évolution.

Les performances thermiques comptent autant que la bande passante nominale. Les fournisseurs doivent démontrer que des couches supplémentaires n’obligent pas les processeurs à réduire leur vitesse sous des charges soutenues. Les résultats d’applications réelles seront plus instructifs que les spécifications maximales.

Le deuxième signal sera le déploiement commercial de mémoire hiérarchisée. HBF, l’extension de mémoire CXL et le stockage computationnel doivent être adoptés au-delà des démonstrations et des articles de recherche.

Un système performant devrait réduire la dépendance à la HBM rare sans créer de latence inacceptable. Il devrait aussi fonctionner avec des modèles et des schémas d’inférence utiles, et non uniquement avec un benchmark soigneusement sélectionné.

Les développeurs devraient observer comment les logiciels exposent ces couches. Un placement automatique faciliterait l’adoption. Les systèmes nécessitant un réglage manuel étendu pourraient rester limités aux hyperscalers disposant d’équipes d’ingénierie spécialisées.

Cette évolution possède un parallèle dans la gestion des connaissances. Les systèmes utiles placent les informations selon leur urgence, leur contexte et leur coût de récupération. Une base de connaissances personnelle suit un principe similaire au niveau applicatif, même si elle opère bien au-dessus du matériel des semi-conducteurs.

Le troisième signal sera une intégration processeur-mémoire crédible à l’échelle industrielle. Les prototypes peuvent démontrer une faible latence, mais les produits commerciaux doivent aussi répondre aux exigences de rendement, de refroidissement, de réparation et de coût.

Les preuves devraient inclure les performances par watt du système complet. Une conception qui améliore l’accès à la mémoire tout en rendant le boîtier excessivement difficile à fabriquer ne remplacera pas largement la HBM.

La diversité des clients fournira un autre test. Si les produits intégrés ne fonctionnent qu’avec un seul accélérateur, ils pourraient devenir des niches précieuses. Une adoption plus large soutiendrait la prédiction de Gelsinger selon laquelle l’activité de la mémoire évolue vers du silicium co-conçu.

Ces signaux révéleront aussi qui subit le plus de pression. SK hynix doit transformer son leadership en HBM en influence sur la conception des systèmes. Samsung doit utiliser l’étendue de ses capacités de fabrication pour obtenir des qualifications. Micron doit rivaliser sans égaler l’échelle de chacun de ses concurrents.

Les concepteurs d’accélérateurs font face à leur propre choix. Ils peuvent exiger une mémoire de plus en plus personnalisée, accepter une dépendance accrue envers les fournisseurs, ou utiliser le logiciel et la hiérarchisation pour préserver leur flexibilité.

Le résultat le plus important ne sera pas une déclaration affirmant que la HBM est morte. Ce sera une réduction mesurable de la fréquence à laquelle des accélérateurs coûteux attendent des données.

C’est la question derrière cette confrontation dans Google News. L’industrie peut-elle préserver la bande passante de la HBM tout en échappant à ses contraintes thermiques, de capacité et de modèle économique ?

Au cours du prochain cycle de produits, ignorez la citation la plus percutante et observez les systèmes. Les calendriers de qualification, les performances soutenues et les déploiements réels de mémoire hiérarchisée montreront si la HBM reste le centre de l’infrastructure IA ou devient une couche parmi tant d’autres.