Le zHBM de Samsung mise sur le packaging 3D pour briser le mur de la mémoire IA

Samsung a profité de son intervention du 4 août à FMS 2026 pour présenter zHBM, une architecture proposée qui place de la mémoire empilée au-dessus d’un accélérateur IA. Cette conception rompt nettement avec le packaging côte à côte utilisé par les systèmes actuels de mémoire à large bande passante. Elle confère aussi au titre de Google News un conflit qui mérite examen : Samsung mise sur l’intégration verticale pour s’attaquer au mur de la mémoire IA.

L’idée est simple. Des connexions plus courtes entre la mémoire et le calcul devraient permettre de déplacer davantage de données avec moins d’énergie et une latence réduite. Mais empiler la mémoire sur un processeur concentre aussi la chaleur, complexifie la fabrication et lie la réussite du produit aux rendements du packaging.

Le zHBM est donc plus qu’une nouvelle étape sur la feuille de route mémoire de Samsung. C’est le pari que la géométrie du packaging peut générer des gains que l’évolution classique du HBM aura du mal à maintenir. Il pousse aussi SK hynix, Micron, les concepteurs d’accélérateurs et les partenaires de packaging à déterminer jusqu’où doit aller l’intégration verticale.

Le HBM actuel empile déjà des puces DRAM et les relie par des chemins électriques verticaux. Toutefois, ces piles de mémoire se trouvent généralement à côté d’un GPU ou d’un accélérateur sur un interposeur commun. La nouvelle proposition de Samsung place la pile directement sur l’accélérateur, faisant de la distance la variable centrale de la concurrence.

Le mur de la mémoire décrit l’écart croissant entre la vitesse des processeurs et la capacité du système à fournir des données. Des unités arithmétiques plus rapides offrent un bénéfice limité lorsqu’elles attendent des poids de modèles, des activations ou un contexte mis en cache. La réponse de Samsung consiste à rapprocher physiquement la mémoire, mais cette proximité crée un compromis difficile entre thermique et production.

Le titre de Google News masque un changement architectural plus profond

Samsung propose un changement de topologie du package, et non simplement une nouvelle génération de HBM plus rapide.

Samsung a présenté zHBM lors de FMS 2026 à Santa Clara, en Californie. Le programme de la conférence mettait en avant, pour la keynote de Samsung, une infrastructure IA centrée sur la mémoire, l’allongement du contexte et les limites des systèmes centrés sur le calcul.

La nouvelle architecture place la mémoire verticalement au-dessus d’un accélérateur IA. Les packages HBM conventionnels relient plusieurs puces DRAM empilées à un processeur via un interposeur, un substrat qui transporte de larges liaisons électriques entre composants voisins. zHBM transformerait cette relation horizontale en relation verticale.

Cette distinction compte, car chaque millimètre d’interconnexion ajoute un coût électrique. Les signaux consomment de l’énergie lorsqu’ils traversent le câblage du package, tandis que des chemins plus longs ajoutent de la latence et limitent la densité possible des connexions. Le collage vertical peut raccourcir ces chemins et potentiellement accroître la densité de connexion.

Les premiers rapports décrivent zHBM comme utilisant des structures mémoire à quatre ou huit couches. Samsung n’a pas publié de spécification complète couvrant la capacité, la bande passante, la consommation, les dimensions ou le calendrier de production. Les informations disponibles permettent donc une analyse architecturale, et non un verdict sur les performances.

Le nom exige aussi de la prudence. zHBM n’est pas une nouvelle norme industrielle comparable à une génération HBM JEDEC finalisée. C’est l’appellation de Samsung pour une architecture mémoire proposée et verticalement intégrée. Les clients auraient encore besoin d’interfaces, d’outils de conception, de données de fiabilité et de procédés de fabrication avant de pouvoir la déployer.

Samsung a présenté ce concept aux côtés d’autres technologies mémoire destinées aux centres de données IA. Ce portefeuille plus large reflète une évolution importante de la conception des infrastructures. Les systèmes d’entraînement et d’inférence nécessitent désormais plusieurs niveaux de mémoire, chacun arbitrant entre bande passante, capacité, latence, persistance et coût.

Le HBM constitue le niveau le plus rapide, près de l’accélérateur. La DRAM conventionnelle étend la mémoire de travail plus loin de la puce. La mémoire flash NAND offre une capacité bien plus grande, mais à une vitesse inférieure. Le défi consiste à maintenir les coûteuses unités de calcul actives pendant que les données circulent entre ces niveaux.

La couverture originale du zHBM a saisi cette ambition, mais l’évolution réelle est plus profonde. Samsung affirme que les futurs gains dépendront de la manière dont la mémoire et la logique sont assemblées, et pas seulement de la façon dont chaque composant est fabriqué.

Cette approche place le packaging avancé aux côtés de la miniaturisation des transistors comme outil principal de conception système. Elle augmente aussi les enjeux pour Samsung, car l’entreprise fournit de la mémoire, exploite des fonderies et développe des technologies de packaging. zHBM met à l’épreuve la capacité de ces activités à fonctionner comme une plateforme coordonnée.

Pourquoi les systèmes IA se heurtent constamment au mur de la mémoire

Le goulot d’étranglement apparaît lorsqu’un accélérateur peut effectuer des calculs plus rapidement que la mémoire ne peut fournir les données requises.

Les puces IA modernes contiennent de vastes ensembles d’unités arithmétiques. Leurs performances affichées sont souvent exprimées en opérations par seconde, mais ce chiffre suppose un flux continu de données utiles. Lorsque ce flux s’interrompt, une capacité de calcul coûteuse reste inactive.

Une étude publiée sur le mur de la mémoire IA a constaté que les performances de calcul maximales des serveurs avaient progressé plus vite que la bande passante de la DRAM et des interconnexions au cours de deux décennies. Les auteurs ont mesuré des taux de croissance de 3,0 fois tous les deux ans pour les performances de calcul maximales, contre 1,6 fois pour la bande passante DRAM.

La bande passante des interconnexions a progressé encore plus lentement, à raison de 1,4 fois tous les deux ans dans l’étude. Ces chiffres décrivent des tendances historiques plutôt qu’une prévision pour chaque système. Ils expliquent néanmoins pourquoi l’ajout de capacité arithmétique seul ne peut résoudre les limites de performance de l’IA.

Le problème devient particulièrement visible lors de l’inférence d’IA générative. Un modèle décodeur produit les tokens de manière séquentielle et relit à plusieurs reprises les poids du modèle depuis la mémoire. Les charges de travail à faible batch peuvent consacrer plus de temps à déplacer ces poids qu’à effectuer des calculs.

Un contexte plus long ajoute une autre contrainte. Un système IA doit préserver les informations sur les tokens précédents dans un cache clé-valeur, qui stocke des données d’attention intermédiaires pour les réutiliser. Des contextes plus larges et un plus grand nombre d’utilisateurs simultanés augmentent ce cache, et donc les besoins en capacité comme en bande passante.

Les systèmes agentiques accentuent cette pression. Un agent peut maintenir un état, appeler plusieurs modèles, récupérer des documents et conserver plusieurs workflows actifs. Chaque comportement génère davantage de mouvements entre mémoire, stockage, accélérateurs et réseaux.

Le HBM répond en partie à ce problème grâce à une interface large et à la DRAM empilée verticalement. Les spécifications commerciales du HBM4 de Samsung illustrent l’approche actuelle. L’entreprise indique que son HBM4 à 12 couches atteint 11,7 gigabits par seconde par broche et jusqu’à 3,3 téraoctets par seconde par pile.

Samsung propose ce produit dans des capacités allant de 24GB à 36GB. L’entreprise a également décrit une future option à 16 couches atteignant 48GB. Ces gains restent importants, mais une bande passante supérieure ne supprime pas toutes les distances physiques à l’intérieur du package.

Une pile HBM traditionnelle communique toujours latéralement avec l’accélérateur. Un interposeur fournit des milliers de connexions, mais le trajet occupe de la surface dans le package et consomme de l’énergie. Les systèmes plus importants peuvent ajouter davantage de piles HBM, bien que la taille du package, le routage et les limites thermiques finissent par intervenir.

zHBM s’attaque à cette distance résiduelle. Si la mémoire se trouve directement au-dessus du calcul, les connexions verticales peuvent devenir plus courtes et plus denses que les liaisons latérales. Le processeur peut accéder à davantage de données sans faire circuler les signaux à travers un vaste interposeur.

Cela ne signifie pas que zHBM élimine toute la hiérarchie mémoire. Les besoins en capacité continueront de dépasser la quantité de mémoire haut de gamme pouvant être placée près d’un accélérateur. Les systèmes dépendront toujours de la DRAM externe, du stockage flash et des réseaux à haut débit.

La proposition cible plutôt la partie la plus précieuse de cette hiérarchie. Maintenir les poids et les données fréquemment consultés près du calcul peut augmenter l’utilisation des accélérateurs. Cela peut également réduire l’énergie nécessaire au déplacement de chaque bit, une contrainte de plus en plus importante dans les centres de données denses.

Pour les opérateurs cloud, le taux d’utilisation affecte directement l’économie. Un accélérateur qui attend la mémoire consomme toujours de l’espace, du refroidissement, du réseau et du capital. Améliorer l’acheminement des données peut donc compter autant que l’ajout de performances de calcul nominales.

Les développeurs subissent indirectement cette même contrainte. Elle se manifeste par des tailles de batch plus petites, un contexte limité, une latence plus élevée ou une partition des modèles plus complexe. Un meilleur matériel ne peut supprimer tous les compromis logiciels, mais il peut modifier ceux qui sont nécessaires.

Samsung fait du packaging sa principale arme concurrentielle

La compétition principale n’oppose plus Samsung à un seul fournisseur de mémoire ; elle oppose le packaging vertical à l’agencement HBM côte à côte.

La position de Samsung lui donne des raisons de promouvoir cette compétition. L’entreprise produit de la DRAM, du NAND, des procédés logiques et des packages avancés. Une conception verticalement intégrée lui permet de coordonner des décisions entre composants que d’autres fournisseurs pourraient devoir négocier avec des partenaires.

Son HBM4 reflète déjà cette stratégie. Samsung fabrique la puce de base logique du produit sur un procédé 4 nanomètres et utilise sa technologie DRAM 1c pour les puces mémoire. L’entreprise affirme que la coordination entre ses activités mémoire et fonderie soutient les performances et la production.

Lors de GTC 2026, Samsung a également présenté le collage hybride cuivre, une méthode de packaging qui assemble les puces à l’aide de connexions en cuivre denses. Son résumé technologique de GTC indique que cette approche améliore de 20 pour cent la résistance thermique du produit présenté.

Le collage hybride est pertinent pour zHBM, car des connexions verticales fines exigent un assemblage précis et fiable des puces. Les micro-bumps traditionnels occupent de l’espace entre les puces et limitent la densité de connexion. Le collage direct du cuivre peut réduire l’espacement, raccourcir les chemins électriques et créer davantage de liaisons verticales.

Toutefois, la fabrication d’un plus grand nombre de composants au sein d’une même structure accroît également les dépendances entre eux. Un défaut de la mémoire, de l’accélérateur ou du collage peut affecter l’ensemble du package assemblé. Les fabricants doivent identifier les bonnes puces avant le collage et préserver l’alignement sur un grand nombre de connexions.

SK hynix et Micron restent des références concurrentielles importantes. Tous deux commercialisent du HBM et investissent dans l’empilement avancé, la gestion thermique et les conceptions adaptées aux clients. Ils n’ont pas besoin de reprendre l’appellation zHBM pour contester la thèse de Samsung.

Ils peuvent répondre en améliorant la bande passante du HBM conventionnel, en augmentant la hauteur des piles, en perfectionnant les puces de base ou en développant leur propre intégration logique plus étroite. Les entreprises d’accélérateurs peuvent également repenser les packages afin de prendre en charge de plus grands systèmes HBM latéraux sans placer la mémoire directement au-dessus de régions de calcul chaudes.

Le marché pourrait donc prendre en charge plusieurs agencements. Les accélérateurs d’entraînement privilégient une bande passante maximale et des interconnexions à grande échelle. Les puces d’inférence peuvent mettre l’accent sur la capacité, la latence ou l’efficacité énergétique. Les accélérateurs sur mesure peuvent optimiser la mémoire selon des hypothèses de charge de travail plus restreintes.

La relation de Samsung avec les concepteurs d’accélérateurs déterminera si zHBM devient un produit ou reste un concept de feuille de route. Les fournisseurs de mémoire ne peuvent pas imposer seuls une architecture de boîtier. Le processeur, l’interface mémoire, le système de refroidissement, l’alimentation électrique et la pile logicielle doivent être conçus ensemble.

Cette exigence accroît l’importance de la HBM spécifique au client. Une interface standard s’adresse à un vaste marché, tandis que les conceptions sur mesure adaptent le comportement de la mémoire à un accélérateur donné. zHBM semble se situer davantage du côté du sur-mesure, car l’empilement physique lie les choix de mémoire à la conception du processeur.

Samsung a renforcé ces relations clients. En juillet, l’entreprise a annoncé une collaboration élargie avec Broadcom couvrant la mémoire, les services de fonderie et l’encapsulation avancée. Les entreprises ont spécifiquement évoqué l’intégration 2.3D et 2.5D pour les puces d’IA et de réseau.

Cet accord ne confirme pas que Broadcom adoptera zHBM. Il montre toutefois pourquoi Samsung souhaite faire de l’encapsulation un critère d’achat. L’entreprise peut proposer plusieurs voies d’intégration tout en développant une option verticale plus ambitieuse.

Cette stratégie met aussi sous pression les fournisseurs indépendants d’encapsulation et les fonderies. Si les clients d’accélérateurs préfèrent un fournisseur unique pour la mémoire, la logique et l’assemblage, les fabricants verticalement intégrés gagnent en influence. Si les clients privilégient des composants distincts de premier plan, Samsung devra démontrer que l’intégration crée suffisamment de valeur pour compenser une flexibilité réduite.

Les lecteurs de Google News peuvent voir une simple course entre Samsung, SK hynix et Micron. La compétition la plus déterminante concerne toutefois l’emplacement des frontières du système. zHBM propose d’effacer la frontière entre le boîtier mémoire et le boîtier processeur.

La chaleur et le rendement séparent zHBM de la production

Placer la mémoire au-dessus d’un accélérateur raccourcit le chemin des données, mais rapproche une DRAM sensible à la température de l’un des composants les plus chauds du boîtier.

Un accélérateur d’IA transforme une part importante de l’énergie électrique en chaleur. Les boîtiers conventionnels répartissent les composants à forte puissance sur un interposeur et les relient à un système d’évacuation thermique. L’empilement vertical réduit la surface disponible pour refroidir chaque couche.

La DRAM fonctionne également dans des limites thermiques. Des températures plus élevées peuvent affecter la rétention, la fiabilité et les performances. Un boîtier qui emprisonne la chaleur autour de la mémoire peut perdre les gains électriques générés par des connexions plus courtes.

Samsung doit donc établir une voie thermique crédible. La chaleur pourrait devoir traverser des structures verticales dédiées, contourner les régions mémoire ou être dirigée vers un dissipateur repensé. L’équipement de refroidissement devra ensuite extraire cette chaleur de l’ensemble du boîtier.

L’alimentation électrique ajoute une autre contrainte. L’accélérateur et la mémoire nécessitent des tensions stables à fort courant. L’intégration verticale augmente la densité de routage, tandis que la dilatation thermique peut exercer des contraintes mécaniques sur les liaisons et les puces minces.

Le rendement d’encapsulation crée un risque économique distinct. Combiner plusieurs puces de grande valeur produit un boîtier dont le coût dépend du bon fonctionnement conjoint de chaque composant. Même des rendements individuels élevés peuvent aboutir à un rendement d’assemblage inférieur lorsque de nombreuses étapes de liaison sont impliquées.

La réparabilité est limitée après le collage direct. Un composant conventionnel défaillant peut parfois être isolé plus tôt dans l’assemblage. Une pile fortement intégrée offre moins de possibilités de remplacer un élément défectueux sans sacrifier davantage de valeur.

Samsung a de l’expérience avec ces problèmes. Ses produits HBM utilisent déjà des vias traversants en silicium, des connexions électriques verticales qui traversent les puces en silicium. L’entreprise a développé l’encapsulation TSV à 12 couches des années avant l’apparition de zHBM.

Toutefois, empiler des puces DRAM n’est pas identique à placer de la mémoire sur un calcul actif. La densité de puissance, les tailles de puce, les matériaux et les gradients thermiques diffèrent. L’expérience antérieure de la HBM réduit l’incertitude, mais n’élimine pas le besoin de nouvelles validations.

Les déclarations publiques de Samsung sur zHBM n’ont pas fourni de comparaisons auditées avec HBM4 ou HBM4E. L’entreprise n’a pas communiqué le rendement de production, la bande passante soutenue, l’énergie mesurée par bit ou les performances au niveau de l’accélérateur. Ces omissions sont normales pour un concept précoce, mais elles limitent les conclusions assurées.

L’interprétation la plus prudente est que Samsung a montré une direction. L’entreprise n’a pas encore démontré que zHBM offre une meilleure économie globale du système en conditions de production. Un boîtier de laboratoire et un composant qualifié pour centre de données répondent à des normes différentes.

Les tests de fiabilité devront couvrir les variations répétées de température, les longues périodes sous charge, l’intégrité des liaisons et les taux d’erreur mémoire. Les clients voudront aussi des performances prévisibles sur de nombreux boîtiers, et pas seulement des résultats favorables provenant d’échantillons sélectionnés.

Le logiciel constitue une autre incertitude. Les applications ne bénéficient pas automatiquement d’une nouvelle disposition physique. Les compilateurs, les environnements d’exécution et les frameworks de service de modèles doivent répartir efficacement les données entre les niveaux de mémoire disponibles.

Un niveau zHBM petit et rapide pourrait fonctionner comme un cache étendu proche du calcul. Une implémentation plus vaste pourrait héberger directement les poids du modèle ou les données de cache clé-valeur. Chaque usage exige des politiques différentes de capacité, de bande passante et d’allocation.

Les concepteurs de systèmes doivent aussi comparer zHBM à d’autres options. Des piles HBM plus conventionnelles peuvent fournir une bande passante suffisante avec un risque de fabrication moindre. La compression, la quantification, la parcimonie des modèles et une meilleure planification peuvent réduire le trafic mémoire sans modifier la géométrie du boîtier.

La mémoire flash à haute bande passante ouvre une autre voie. Elle échange le comportement de classe DRAM contre une plus grande capacité et de la persistance. Cela la rend attractive pour certaines charges de travail d’inférence, même si elle ne remplace pas le niveau de mémoire le plus rapide.

Le résultat n’est pas une compétition où le gagnant rafle tout. Les systèmes d’IA combineront probablement plusieurs techniques. zHBM ne mérite sa place que si son intégration supplémentaire apporte des gains mesurables une fois pris en compte les coûts de refroidissement, de rendement et de logiciel.

Les affirmations de Samsung doivent donc être lues comme des objectifs d’ingénierie. Le concept repose sur une motivation physique solide, mais l’entreprise n’a pas encore établi de manière indépendante sa préparation commerciale. L’écart de vérification constitue le risque central, et non une raison de rejeter l’architecture.

Ce qu’il faut surveiller après la présentation de zHBM par Samsung

Trois signaux indiqueront si zHBM devient une infrastructure ou reste un concept de conférence convaincant.

Le premier signal est une divulgation technique complète. Samsung doit publier la capacité, la bande passante, la densité d’interface, les mesures de puissance et les mesures thermiques d’un boîtier représentatif. Les comparaisons devraient utiliser la même charge de travail et la même catégorie d’accélérateur pour zHBM et la HBM conventionnelle.

L’énergie par bit transféré sera particulièrement importante. Des connexions plus courtes devraient réduire les coûts de déplacement, mais le refroidissement et les surcoûts du boîtier peuvent en annuler une partie. Les résultats soutenus comptent davantage que de brèves mesures de pointe.

Un schéma détaillé du boîtier clarifierait également le rôle visé pour zHBM. Il devrait montrer si la mémoire recouvre l’accélérateur, occupe des régions sélectionnées ou utilise des structures thermiques dédiées. Cette géométrie détermine à la fois les performances et la fabricabilité.

Le deuxième signal est la qualification par un client. Un concepteur d’accélérateurs doit tester le boîtier avec des charges de travail réelles et selon des exigences de production. Un partenaire d’évaluation nommé aurait plus de poids qu’une nouvelle démonstration interne.

La qualification montrerait que zHBM a dépassé le stade de la feuille de route d’un fournisseur de mémoire. Elle révélerait aussi quel marché valorise en premier cette conception. Les accélérateurs d’inférence sur mesure peuvent accepter une intégration plus étroite avant les GPU polyvalents.

La feuille de route HBM 2026 de Samsung fournit un point de comparaison utile. L’entreprise a lancé HBM4 en production de masse et indiqué que des échantillons HBM4E suivraient plus tard dans l’année. Des étapes similaires pour zHBM incluraient des échantillons d’ingénierie, des tests clients et une fenêtre de production définie.

Le troisième signal est la réponse concurrentielle. SK hynix, Micron, TSMC et les principaux fournisseurs d’accélérateurs présenteront leurs propres plans de mémoire et d’encapsulation lors de conférences et de lancements de produits. Leurs choix mettront à l’épreuve l’affirmation de Samsung selon laquelle le placement vertical constitue la prochaine étape nécessaire.

L’adoption par un rival d’une disposition similaire, avec mémoire au-dessus de la logique, renforcerait la thèse architecturale, même si Samsung ne remportait pas le premier contrat. Une préférence générale pour des systèmes HBM latéraux plus grands l’affaiblirait.

Les conceptions thermiques méritent une attention égale. Samsung et ses concurrents traitent déjà l’évacuation de la chaleur comme un problème de mémoire de premier ordre. Toute future mise à jour de zHBM dépourvue de preuves de refroidissement au niveau du boîtier devrait être considérée avec prudence.

L’activité de normalisation fournira un autre indice au sein du signal concurrentiel. Une conception propriétaire peut atteindre un client sur mesure, mais une adoption plus large bénéficie d’interfaces communes et de pratiques de test partagées. La participation des fournisseurs d’accélérateurs compterait davantage que l’image de marque.

Pour les développeurs et les acheteurs en entreprise, la leçon immédiate n’est pas de planifier autour d’un matériel zHBM qui n’a pas encore de date de livraison. L’enseignement utile concerne les goulets d’étranglement des systèmes. La vitesse des modèles dépend de plus en plus du déplacement des données, de la capacité mémoire et de la forme de la charge de travail.

Les équipes d’infrastructure devraient mesurer l’utilisation des accélérateurs, la pression sur la bande passante mémoire et la croissance des caches avant de supposer qu’une puissance de calcul supplémentaire résoudra la latence. Elles devraient aussi examiner comment la quantification, le traitement par lots et le placement des modèles modifient ces mesures.

Les applications d’IA intensives en connaissances rendent cet enjeu concret. Les systèmes qui traitent de longues collections de documents ou maintiennent un contexte de travail étendu exercent une pression sur toute la hiérarchie mémoire. La réponse matérielle affecte la quantité de contexte pouvant rester proche du calcul et la vitesse à laquelle les applications peuvent le récupérer.

Google News a mis en lumière la proposition d’encapsulation 3D de Samsung, mais les preuves produit doivent désormais porter le récit. Surveillez les spécifications mesurées, un partenaire de qualification nommé et une réponse claire des architectures mémoire concurrentes.

Si Samsung réunit ces trois éléments, zHBM apparaîtra comme une transition crédible des boîtiers HBM latéraux vers des systèmes d’IA intégrés verticalement. Si les divulgations restent conceptuelles, la HBM conventionnelle conservera son avantage en matière de rendements connus, d’interfaces établies et de capacité déployable.

La prochaine annonce devra répondre à une question pratique : Samsung peut-il raccourcir le chemin de la mémoire sans créer un problème thermique et industriel plus important ? Cette réponse, et non le nom zHBM, déterminera si l’architecture transforme l’infrastructure d’IA.