랙 전력이 한계에 도달하면서 Intel AI 전력 공급이 칩 내부로 이동한다

Intel Foundry는 최신 AI 가속기 패키지가 수 킬로암페어 범위에 진입함에 따라 다층 전력 전략을 제시했다. 회사는 기존 배선, 커패시터, 메인보드 레귤레이터만으로는 점진적 개선을 통해 더 높은 컴퓨팅 밀도를 더 이상 지원할 수 없다고 주장한다.

새로운 전력 공급 백서는 보통 별도로 주목받는 여러 기술을 연결한다. 여기에는 PowerVia 백사이드 전력 공급, 임베디드 커패시터, 고급 칩렛 브리지, 통합 전압 레귤레이터가 포함된다.

이러한 조합이 중요한 이유는 전력 문제가 이제 데이터센터 배전부터 개별 트랜지스터까지 확장됐기 때문이다. NVIDIA, Google, Microsoft는 시설 수준에서 800볼트 직류 배전을 추진하고 있다. Intel은 수천 암페어의 전류가 허용하기 어려운 손실이나 전압 변동 없이 고밀도 로직에 도달해야 하는 마지막 단계에 집중하고 있다.

이제 갈등은 단순히 성능과 전력 소비의 대립이 아니다. 칩 설계자는 전압 변환이 어디서 이루어질지, 전력이 각 다이에 어떻게 전달될지, 저장된 전하가 갑작스러운 워크로드에 어떻게 반응할지를 결정해야 한다.

Intel은 하나의 아키텍처가 모든 경우를 해결한다고 주장하지 않는다. 더 중요한 회사의 입장은 AI 데이터센터 전력 공급이 스택 전반의 설계 문제이며, 각 계층이 다음 계층에 영향을 준다는 것이다.

Intel AI 전력 공급은 이제 스택 문제다

Intel의 핵심 주장은 전력 공급이 가용 가속기 성능을 직접 제한하는 요인이 됐다는 것이다.

AI 가속기는 낮은 코어 전압에서 상당한 전력을 소비한다. 전력은 전압과 전류의 곱이므로, 같은 전력을 공급하려면 전압이 낮을수록 더 높은 전류가 필요하다.

Intel에 따르면 현재의 가속기 패키지는 이미 여러 킬로암페어를 필요로 한다. 이 전류는 컴퓨팅 다이, 고대역폭 메모리, 인터커넥트, 냉각 구성요소, 패키지 연결부가 차지하는 제한된 영역을 통과해야 한다.

급격한 워크로드 변화가 발생하면 과제는 더 어려워진다. 가속기의 넓은 영역은 몇 개의 클록 사이클 안에 제한된 활동 상태에서 고부하 연산 상태로 전환될 수 있다. 이 전환은 전류 과도 현상을 만들며, 부하가 거의 즉시 훨씬 많은 전류를 요구한다는 뜻이다.

전력 공급 네트워크는 저항과 지연 없이 반응할 수 없다. 그 결과 발생하는 전압 강하는 활동량이 증가하는 바로 그 시점에 트랜지스터에 공급되는 전압을 낮춘다. 설계자는 신뢰성을 위해 추가 전압을 제공하지만 에너지를 더 소비하는 가드 밴드로 이를 보완한다.

Intel은 1킬로와트와 5킬로와트 프로세서를 비교한 모델로 이러한 압박을 설명한다. 1킬로와트 사례에서 시스템은 메인보드 레귤레이터 입력에 1,252와트가 필요하다.

5킬로와트 사례에서는 필요한 입력 전력이 8,301와트로 상승한다. Intel은 이 격차 확대를 레귤레이터 손실, 저항 손실, 전압 강하에 대비해 확보한 전력 때문으로 설명한다.

이 수치는 공개된 상용 가속기의 측정값이 아니라 Intel의 모델 분석을 나타낸다. 다만 전류가 증가할수록 효율이 악화될 수 있는 이유를 보여준다. 저항으로 인한 손실은 전류의 제곱에 비례해 증가하므로, 전류 확장은 불균형적으로 큰 불이익을 낳는다.

패키지 복잡성도 또 다른 제약을 더한다. 최신 가속기는 컴퓨팅 타일, 입출력 다이, 고대역폭 메모리, 실리콘 브리지를 결합할 수 있다. 각 구성요소는 서로 다른 전압 요구 사항과 과도 응답 특성을 가질 수 있다.

전력은 기판, 범프, 브리지, 실리콘 관통 비아를 거쳐 이러한 구성요소에 도달해야 한다. 실리콘 관통 비아, 즉 TSV는 실리콘을 수직으로 관통하는 전기 연결이다.

기존 프론트사이드 설계에서는 신호 배선과 전력 레일도 배선 공간을 두고 경쟁한다. 추가 배선층은 혼잡을 완화할 수 있지만 전력원과 활성 회로 사이의 경로를 길게 만들 수 있다.

이처럼 길어진 경로는 저항을 늘린다. 또한 전기가 트랜지스터에 도달하기 전에 손실되는 전압도 증가시킨다.

문제는 패키지를 넘어선다. Intel은 기존 랙이 일반적으로 약 10~20킬로와트를 지원하고 주로 공랭에 의존했다고 추정한다. 최신 AI 랙은 이미 100킬로와트를 넘어서며, 대개 액체 냉각을 필요로 한다.

업계 로드맵은 이번 10년 후반에 랙 소비전력이 1메가와트에 근접할 것으로 가리킨다. 이 수준의 랙은 단순히 기존 케이블, 레귤레이터, 냉각 장비를 더 추가하는 방식에 의존할 수 없다.

더 높은 랙 전력은 이러한 지원 시스템에 사용할 수 있는 공간을 줄인다. 또한 낭비되는 모든 와트가 제거해야 할 열이 되므로, 작은 효율 손실도 더 큰 비용으로 이어진다.

그 결과 의존성의 사슬이 형성된다. 시설 전압은 랙 배전에 영향을 미친다. 랙 배전은 보드 설계에 영향을 준다. 보드 전압은 레귤레이터 배치에 영향을 미치고, 레귤레이터 배치는 패키지 배선과 냉각에 영향을 준다.

따라서 Intel AI 전력 공급은 단일 구성요소 기능으로 평가할 수 없다. 그 가치는 이러한 계층이 하나의 조율된 네트워크로 작동하는지에 달려 있다.

PowerVia는 전력 배선을 신호 트래픽과 분리한다

PowerVia는 주 전력 배선을 실리콘 뒤편으로 옮겨 트랜지스터 계층으로 향하는 물리적 경로를 바꾼다.

기존 칩은 트랜지스터 위의 금속층을 통해 신호와 전력을 모두 전달한다. 설계 밀도가 높아질수록 두 네트워크는 갈수록 제한되는 배선 공간을 놓고 경쟁한다.

Intel의 백사이드 전력 공급 아키텍처인 PowerVia는 전력에 별도 경로를 제공한다. 다이 뒷면에 굵은 전력 배선과 연결부를 배치하면서 프론트사이드 층은 신호용으로 유지한다.

이 아키텍처는 단지 배선 혼잡을 해소하는 데 그치지 않는다. 외부 전력 연결부와 활성 회로 사이의 저항성 경로를 줄인다. 이는 전류가 저항을 통과할 때 발생하는 전압 손실인 IR 드롭을 줄일 수 있다.

Intel은 Intel 18A 제조 공정과 함께 PowerVia를 도입했다. 회사는 이 기술이 까다로운 부하에서 신호 배선, 표준 셀 활용도, 전압 안정성을 향상한다고 말한다.

Intel 18A 브리프는 PowerVia가 최대 10% 높은 셀 활용도를 제공할 수 있다고 주장한다. 또한 일정 전력에서 최대 4%의 성능 향상을 제공한다고 주장한다.

이 수치는 설계와 구성에 따라 달라진다. Intel 18A로 제작된 모든 프로세서에서 자동으로 개선되는 것으로 해석해서는 안 된다.

백사이드 전력은 열, 테스트, 제조 요구 사항도 바꾼다. 다이의 후면은 더 이상 단순한 구조적 표면이나 냉각 시스템으로 향하는 복잡하지 않은 경로만이 아니다.

전력 연결부는 열 제거와 고급 패키징 구조와 공존해야 한다. 전력이 아래쪽에서 유입될 때 회로를 검사하고 디버그하기 위한 다른 방법도 필요하다.

Intel은 PowerVia를 생산 로드맵에 포함하기 전에 테스트 칩을 통해 이러한 문제 일부를 해결했다. 그러나 상용 설계는 더 큰 시스템과 다양한 워크로드를 도입하기 때문에 고객 제품이 더 중요한 검증 지점으로 남는다.

다음 Intel 세대는 중요도를 높인다. Intel 18A-P는 프론트사이드와 백사이드 접점을 연결하는 듀얼 접점 아키텍처인 Power Boost를 추가한다. Intel은 이 접근 방식이 동일한 정전용량에서 10% 이상 높은 주파수를 제공한다고 보고했다.

Intel 14A는 백사이드 기술의 2세대인 PowerDirect를 도입할 계획이다. Intel은 PowerDirect가 추가적인 면적 및 전력 공급 개선을 추구할 것이라고 말한다.

이러한 발전은 Intel을 더 폭넓은 제조 경쟁의 한가운데에 둔다. TSMC와 Samsung 역시 백사이드 전력 기술을 개발 중이지만 구현 방식과 양산 일정은 서로 다르다.

중요한 경쟁은 어느 파운드리가 백사이드 배선을 먼저 도입하느냐에만 있지 않다. 고객은 수율, 설계 복잡성, 열 특성, 사용 가능한 도구, 완제품에서의 이점을 비교하게 될 것이다.

이는 전자설계자동화 공급업체에 압박을 만든다. 이들의 소프트웨어는 백사이드 연결성, 배치 제약, 클록 배선, 열 상호작용, 새로운 전력 네트워크의 동작을 이해해야 한다.

설계 계획도 바뀐다. 전력 공급은 대부분의 논리적·물리적 결정이 완료될 때까지 기다릴 수 없다. 아키텍트는 칩렛, 메모리, 냉각, 신호 인터페이스와 함께 전력 경로를 고려해야 한다.

AI 가속기 기업에는 매력이 분명하다. 프론트사이드 자원을 확보하면 더 많은 신호 대역폭을 지원하는 동시에 고전류가 사용하는 경로를 줄일 수 있다.

하지만 PowerVia는 전기를 전달하는 정상 상태 경로만 해결한다. 가속기의 활동이 갑자기 변할 때 필요한 국소 저장 전하를 공급하지는 않는다.

이 요구 사항으로 인해 커패시터가 Intel 전략의 중심에 놓이게 된다.

임베디드 커패시터는 패키지 아키텍처의 일부가 된다

Intel은 하나의 저장 계층만으로는 모든 과도 현상 시간 척도를 감당할 수 없기 때문에 다이와 패키지 전반에 커패시터를 분산하고 있다.

디커플링 커패시터는 회로 가까이에 소량의 전하를 저장한다. 더 광범위한 전력 네트워크가 대응할 수 있는 속도보다 수요가 빠르게 증가할 때 이 전하를 방출한다.

기존 시스템은 메인보드와 패키지에 커패시터를 배치한다. 최신 가속기 패키지는 컴퓨팅 다이와 메모리가 상단 표면의 상당 부분을 차지하기 때문에 이러한 구성요소를 위한 공간이 줄어든다.

하단도 혼잡하다. 볼 그리드 연결부는 패키지와 보드 사이에서 전류와 입출력 신호를 전달해야 한다.

빠른 과도 현상에서는 거리가 중요하다. 부하에서 더 멀리 위치한 커패시터는 더 길고 저항 및 인덕턴스가 큰 경로를 통해 에너지를 전달해야 한다.

Intel의 첫 번째 대응은 온다이 금속-절연체-금속 커패시터인 Omni MIM이다. 기존 평면형 설계와 달리 Omni MIM은 트렌치를 통해 커패시터 구조를 수직으로 확장한다.

이 3차원 구조는 동일한 수준의 수평 실리콘 면적을 소비하지 않고도 정전용량 밀도를 높인다. 활성 회로 가까이에 배치하면 고주파 전력 변화에 대응하는 데 도움이 된다.

그러나 온다이 정전용량은 여전히 제한적이다. 저장된 전하는 결국 다른 계층의 더 큰 커패시터에서 보충되어야 한다.

이에 따라 Intel은 패키지 빌드업 층 내부에 여러 층의 MIM 커패시터를 배치하는 eMIM-T를 개발하고 있다. 이 접근 방식은 활성 다이 면적을 차지하지 않으면서 부하 가까이에 추가 정전용량을 유지한다.

임베디드 딥 트렌치 커패시터라고 불리는 또 다른 기술은 패키지 코어 내부에 위치한다. Intel은 이를 저주파 및 중주파 디커플링을 위한 보완 단계로 설명한다.

이러한 계층은 응답 계층 구조를 형성한다. 온다이 커패시터는 가장 빠른 변화를 처리한다. 패키지 커패시터는 더 많은 저장 에너지를 제공하고, 보드 및 랙 시스템은 더 긴 시간의 이벤트를 지원한다.

Intel은 새로운 커패시터 소재에 대한 진전도 별도로 보고했다. 연구진은 일부 소재에서 제곱마이크로미터당 98펨토패럿에 이르는 고유 정전용량 밀도를 입증했다.

회사는 이 수치를 당시 기술에 사용되던 소재의 제곱마이크로미터당 37펨토패럿과 비교했다. Intel은 또한 고온 테스트에서 40만 초 이상 안정적인 동작을 보고했다.

이러한 실험이 즉각적인 제조 채택을 보장하지는 않는다. 증착 균일성, 다층 통합, 누설, 신뢰성, 생산 비용은 여전히 소재가 고객 제품에 적용될지를 결정한다.

칩렛 브리지는 또 다른 전력 문제를 만든다. Intel의 Embedded Multi-die Interconnect Bridge, 즉 EMIB는 작은 실리콘 브리지를 통해 인접한 다이를 연결한다.

기존 구현에서는 전력을 이 브리지 주변으로 우회시킨다. 전류 밀도가 높아지면 이러한 우회 경로는 저항을 증가시키고 에지 연결부에 전류를 집중시킬 수 있다.

Intel의 최신 EMIB-T 설계는 브리지를 관통하는 TSV를 추가해 전력이 더 직접적인 수직 경로를 이용하도록 한다. 또한 고속 입출력 레일의 노이즈를 억제하기 위해 로컬 MIM 커패시터를 통합한다.

Intel은 EMIB-T가 이전 아키텍처와 비교해 대역폭을 두 배로 늘리고 전력 노이즈를 50% 줄일 수 있다고 보고한다. 이러한 주장은 Intel이 지원한 기술 연구에서 비롯되었으며, 실제 양산 시스템에서의 검증이 필요하다.

이 목표는 특히 HBM4 및 이후 메모리 인터페이스와 관련성이 높다. 고대역폭 메모리는 넓은 데이터 링크와 엄격한 전압 허용오차를 결합하므로 전원 노이즈에 민감하다.

이 지점에서 전력 공급과 데이터 이동은 분리할 수 없게 된다. 메모리 대역폭을 늘리면 전류 수요가 증가하고 전력 네트워크에 필요한 배선 공간을 소모할 수 있다.

따라서 개선된 브리지는 신호와 전류를 함께 전달해야 한다. 데이터 경로만 최적화하면 인터페이스가 의도한 성능에 도달하지 못하게 하는 전력 제약이 생길 위험이 있다.

내장 커패시터에도 절충점이 있다. 제조 공정이 추가되고 패키지 부피를 차지한다. 고가치 다이 여러 개가 포함된 비싼 어셈블리 전체가 고장의 영향을 받을 수 있다.

설계자는 전기적 특성, 기계적 응력, 열, 테스트 범위 간 상호작용을 모델링해야 한다. 단독으로는 잘 작동하는 커패시터라도 패키지 조립과 장기간의 작동 주기를 견뎌야 한다.

Intel의 포트폴리오 접근 방식은 이러한 제약을 인정한다. 하나의 기술을 만능 해법으로 취급하는 대신 여러 커패시터 배치 위치를 제공한다.

남은 질문은 애초에 패키지를 통과하는 전류를 어떻게 줄일 것인가다. Intel의 답은 전압 변환을 컴퓨팅 부하에 훨씬 더 가깝게 이동하는 것이다.

Intel IVR Technology Moves Conversion Toward the Load

통합 전압 조정은 까다로운 패키지 통합을 감수하는 대신 더 짧은 전력 경로와 더 빠른 응답을 제공한다.

일반적인 메인보드 전압 조정기는 흔히 약 12볼트인 배전 전압을 프로세서에 필요한 훨씬 낮은 전압으로 변환한다. 이후 전류는 보드와 패키지를 가로질러 이동한다.

이 모델은 가속기 전류가 수 킬로암페어 범위에 이르면 비효율적이 된다. 긴 저전압 경로에서는 저항 손실이 발생하고, 인덕턴스는 급격한 수요 변화에 대한 응답을 늦춘다.

통합 전압 조정기, 즉 IVR는 변환 기능을 프로세서 위, 패키지 내부 또는 부하 바로 아래에 배치한다. 전력은 더 높은 전압으로 전달한 뒤 현지에서 변환한다.

더 높은 전압에서는 동일한 전력을 더 낮은 전류로 전달할 수 있다. 이후 로컬 변환은 트랜지스터가 필요로 하는 저전압을 사용 지점 가까이에서 만든다.

Intel은 10년 이상 IVR를 연구해 왔다. 초기의 완전 통합 전압 조정기는 스위치, 제어 로직, 출력 커패시터를 프로세서 다이에 결합했다.

이 설계는 에너지 저장을 위해 패키지 내 공심 인덕터를 사용했다. 전류 밀도가 증가하면서 이 인덕터에는 더 작은 풋프린트가 필요해졌고, 이는 품질과 변환 효율을 낮출 수 있었다.

Intel은 이후 4세대 Xeon Scalable 프로세서에 처음 적용된 소형 자기 인덕터 CoaxMIL을 도입했다. 이후 Xeon 제품군은 더 새로운 버전을 사용해 왔다.

회사는 자기 설계가 전류 밀도와 변환 효율을 개선한다고 말한다. 결합 구성은 더 적은 패키지 면적을 사용하면서 과도 응답도 향상시킬 수 있다.

더 야심 찬 선택지는 로컬 컨버터에서 인덕터를 제거한다. Intel은 이 설계를 continuous capacitive voltage regulator의 약자인 C2VR이라고 부른다.

C2VR는 고밀도 MIM 커패시터를 사용해 최대 2.4볼트의 입력을 일반적인 프로세서 코어 전압으로 변환한다. Intel은 이 설계가 90%를 넘는 효율과 제곱밀리미터당 10암페어의 전류 공급을 달성할 수 있다고 말한다.

C2VR의 근거가 된 인용 연구는 최대 효율 92%와 제곱밀리미터당 12.7와트를 보고했다. 다른 모든 컨버터 결과와 마찬가지로 워크로드, 전압비, 열 조건, 구현 방식이 실제 성능에 영향을 미친다.

용량성 조정기는 대형 자기 에너지 저장 부품에 의존하지 않으므로 출력 전류를 빠르게 바꿀 수 있다. 이러한 특성은 급격한 전류 변화 동안 전압 강하를 제한하는 데 도움이 된다.

Intel은 C2VR가 수 킬로암페어 부하까지 확장될 수 있다고 말한다. 이는 다이 측, 패키지 하부, 패키지 레이어 내부 또는 베이스 다이 내에 배치될 수 있다.

가장 단순한 방식은 패키지의 랜드사이드에 IVR를 배치하는 것이다. 이 위치는 메인보드 조정기와 비교해 경로를 줄이고 온다이 통합의 일부 어려움을 피한다.

하지만 이는 또 다른 충돌을 만든다. 조정기와 그 냉각 요건은 그렇지 않았다면 패키지 연결부를 수용할 하부 면적을 차지한다.

사용 가능한 연결부가 줄어들면 컨버터 입력 경로의 저항이 증가할 수 있다. 이 손실은 변환 기능을 부하 가까이에 배치해 얻는 이점 일부를 상쇄할 수 있다.

Intel의 더 통합된 개념은 C2VR를 컴퓨트 다이 바로 아래에 배치한다. 전력은 후면 TSV를 통해 들어와 조정기에 도달한 뒤 수직으로 프로세서에 전달된다.

Intel은 용량성 조정기가 기능을 유지하면서 100마이크로미터 미만으로 얇아질 수 있다고 말한다. 이 프로파일은 패키지 레이어 내부 또는 적층 베이스 다이에 내장하기에 적합하다.

이는 Intel AI 전력 공급 전략을 가장 명확하게 보여주는 표현이다. 후면 배선은 실리콘을 통해 전력을 전달하고, 내장 커패시터는 이를 안정화하며, 로컬 조정기는 부하 가까이에서 변환한다.

이 메커니즘은 더 짧은 전기적 경로와 더 나은 과도 응답을 약속한다. 동시에 이미 뜨거운 프로세서 아래에 집중된 열과 긴밀하게 결합된 제조 문제를 만든다.

고장 난 조정기는 교체 가능한 메인보드 부품이 아니라 전체 패키지에 영향을 줄 수 있다. 따라서 테스트, 수리, 열 관리, 수율은 경제성 계산의 핵심 요소가 된다.

Intel은 C2VR를 확장 가능한 아키텍처로 제시하지만, 해당 논문은 이를 완전한 수 킬로암페어 규모로 사용하는 상용 AI 가속기를 식별하지 않는다. 준비 상태를 평가할 때 이 구분은 중요하다.

The Industry Is Redesigning Both Ends of the Power Chain

Intel의 패키지 수준 작업은 더 높은 시설 전압으로의 전환을 보완하지만, 두 전환은 호환되는 인터페이스에서 만나야 한다.

Google, Microsoft, NVIDIA는 Open Compute Project를 통해 800볼트 직류 배전에 대한 공통 요건을 수립하고 있다. 이 노력은 시설 장비와 고밀도 컴퓨트 랙 사이의 전력 이동을 목표로 한다.

더 높은 전압은 일정한 전력을 공급하는 데 필요한 전류를 줄인다. 이는 도체 크기, 구리 사용량, 배전 손실, 케이블링의 물리적 부담을 낮출 수 있다.

OCP framework는 두 가지 배포 경로를 설명한다. 기존 시설은 컴퓨트 랙 근처에서 480볼트 교류를 직류로 변환하는 측면 전력 랙을 사용할 수 있다.

향후 시설은 중전압 교류를 곧바로 800볼트 직류로 변환할 수 있다. 이 설계는 중간 변환 단계를 제거하고 배터리나 DC 마이크로그리드를 더 직접적으로 통합할 수 있다.

이 단체는 80곳이 넘는 파트너가 호환 가능한 인프라를 개발하고 있다고 말한다. 참여 기업에는 컨버터, 버스바, 커넥터, 보호 시스템, 랙 수준 장비 공급업체가 포함된다.

이 작업이 랙 내부의 저전압 변환을 없애는 것은 아니다. 가속기 코어는 여전히 800볼트보다 훨씬 낮은 전압에서 작동하므로 시설 배전과 트랜지스터 사이에는 여러 변환 단계가 남는다.

Intel은 이 체인의 마지막 부분에 주로 집중한다. PowerVia, 패키지 커패시터, EMIB-T, IVR는 패키지 입력과 활성 로직 사이의 거리를 다룬다.

따라서 NVIDIA의 시설 아키텍처와 Intel의 패키지 전략은 직접적인 대안 관계가 아니다. 이들은 동일한 종단간 문제의 서로 다른 구간을 해결한다.

경쟁적 긴장은 누가 인터페이스를 통제하느냐에서 나타난다. 가속기 공급업체는 랙 아키텍처를 지정할 수 있는 반면, 파운드리와 패키징 공급업체는 패키지 내부의 선택지를 정의한다.

Texas Instruments, Infineon, STMicroelectronics와 같은 전력 반도체 공급업체는 이 계층들 사이의 변환 단계를 담당한다. 장비 기업은 차단기, 정류기, 버스웨이, 냉각 시스템을 제공한다.

Texas Instruments 분석은 48볼트 배전을 사용하는 1메가와트 랙이 배전 손실을 억제하려면 거의 450파운드의 구리가 필요할 것으로 추정한다.

TI는 또한 현재 프로세서가 1,000암페어 이상을 필요로 할 수 있다고 말한다. 이 회사는 NVIDIA와 함께 800볼트 배전 및 차세대 다상 프로세서 전력을 연구하고 있다.

컨설팅 추정치는 업계가 지금 움직이는 이유를 보여준다. 데이터 센터 평가는 새롭게 등장하는 AI 랙의 요구 전력을 200~600킬로와트로 제시한다.

같은 분석은 이번 10년 후반에 일부 랙의 요구 전력이 1메가와트에 근접할 것으로 예상한다. 기존 저전압 시스템은 이 정도의 밀도와 지속적인 수요 조합을 위해 설계되지 않았다.

표준은 여전히 중요한 제약이다. 고전압 직류에는 DC 특성에 맞는 보호 장치, 고장 격리, 커넥터, 모니터링, 운영 절차가 필요하다.

교류와 달리 직류는 매 주기마다 영점을 통과하지 않는다. 따라서 DC 고장을 차단하려면 지속되는 전기 아크를 멈추기 위한 특수 장비가 필요할 수 있다.

OCP 참여자들은 전기차 및 산업 시스템의 관행을 적용하고 있다. 다만 데이터 센터는 서로 다른 가용성 요구사항, 서비스 모델, 물리적 구성을 갖는다.

배포 방식도 시설마다 달라질 것이다. 새 AI 캠퍼스는 DC 배전을 중심으로 설계할 수 있지만, 기존 사이트는 대규모 변경에 필요한 전력 용량이나 열 공간이 부족할 수 있다.

이러한 다양성은 Intel이 하나의 전력 아키텍처를 규정하지 않는 이유를 뒷받침한다. 서로 다른 가속기와 시설은 전압 수준, 조정기, 커패시터, 냉각 방식을 서로 다르게 조합하게 될 것이다.

위험은 파편화다. 맞춤형 인터페이스는 공급업체의 속도를 늦추고 인증을 복잡하게 하며 장비가 여러 고객을 지원하지 못하게 할 수 있다.

기회는 조정에 있다. 공통 랙 인터페이스는 부품 제조업체에 안정적인 목표를 제공하고, 파운드리 기술은 각 칩으로 이어지는 최종 경로를 최적화할 수 있다.

What Must Be Proven Next

결정적인 증거는 개별 효율 주장이나 공정 시연이 아니라 완전한 시스템에서 나올 것이다.

첫 번째 신호는 Intel의 패키지 수준 포트폴리오가 상업적으로 사용되는지다. 고객은 지속적인 AI 워크로드에서 후면 전력, 고급 커패시터, 칩렛 브리지, 부하 근처 전압 조정을 결합한 공개 제품을 필요로 한다.

PowerVia는 이미 Intel 18A를 통해 양산에 진입했지만, 공정 제공 여부만큼이나 고객 채택과 시스템 동작이 중요하다. 수율, 주파수, 전압 안정성, 열 성능은 양산 물량 전반에서 유지되어야 한다.

두 번째 신호는 조정기 통합이다. Intel은 90%를 넘는 효율과 높은 전류 밀도를 포함해 설득력 있는 C2VR 측정 결과를 발표했다.

더 어려운 시험은 가속기 규모의 패키지다. 엔지니어들은 수 킬로암페어 동작, 워크로드 과도 현상, 열, 노화, 제조 편차, 후면 전력 공급과의 상호작용을 다루는 증거가 필요하다.

고장 발생 시의 동작 역시 주의 깊게 살펴봐야 한다. 긴밀하게 통합된 레귤레이터는 국부적 결함이 패키지 전체 손실로 이어지지 않도록, 고가의 컴퓨트 및 메모리 다이를 보호해야 한다.

세 번째 신호는 800볼트 상호운용성의 진전이다. OCP 사양에는 여러 공급업체의 호환 제품이 필요하며, 이후 시연 환경을 넘어 안전하게 운영되는 실제 배포 사례가 뒤따라야 한다.

이러한 배포는 약속된 변환 손실 및 구리 사용량 감소가 더 나은 시설 경제성으로 이어지는지 보여줄 것이다. 또한 유지보수와 교육 측면의 요구사항도 드러낼 것이다.

Intel의 자체 논문에는 중요한 경고도 담겨 있다. 이 논문은 보편적인 단일 해법은 없다고 말하며, 랜드사이드 IVR의 전기적·열적·기계적 한계를 지적한다.

문서는 또한 로드맵과 성능 전망이 여전히 불확실하다고 밝힌다. 보고된 이점 대부분은 워크로드, 구성, 구현 방식에 따라 달라진다.

이 같은 신중함은 적절하다. 더 많은 전력 기능을 실리콘과 첨단 패키지에 통합하면 전기적 특성이 개선될 수 있지만, 통합 비용이 증가하고 위험이 집중될 수 있다.

아키텍처 팀은 계통 연결부터 트랜지스터까지의 전체 경로를 평가해야 한다. 한 변환 단계를 최적화하는 것이 열, 저항 또는 복잡성을 다른 곳으로 옮기는 데 그칠 수도 있다.

또한 워크로드 특성도 고려해야 한다. 학습, 추론, 네트워킹, 메모리 집약적 작업은 평균 전력이 비슷해 보여도 서로 다른 전류 패턴을 만든다.

개발자와 기업 구매자에게 그 영향은 간접적으로 나타난다. 더 나은 전력 공급은 지속 가능한 가속기 활용률을 높이고, 유효 연산 단위당 필요한 인프라를 줄일 수 있다.

이는 하드웨어 가용성에도 영향을 줄 수 있다. 특수 시설, 독점 인터페이스 또는 까다로운 냉각을 필요로 하는 시스템은 벤치마크 결과가 시사하는 것보다 더 적은 고객에게 도달할 수 있다.

따라서 AI 인프라를 비교하는 팀은 최고 처리량뿐 아니라 지속 성능도 물어봐야 한다. 랙 요구사항, 냉각, 전압 아키텍처 및 배포 제약을 검토해야 한다.

기술 조직은 이러한 평가를 검색 가능한 엔지니어링 지식 베이스에 보존할 수 있다. 이제 전력 사양은 프로세서 문서, 랙 설계, 시설 계획 및 표준화 작업 전반에 걸쳐 있다.

더 큰 변화는 이미 뚜렷하다. AI 성능은 더 이상 트랜지스터, 메모리 대역폭 또는 인터커넥트 속도에만 의존하지 않는다.

전력 공급은 그 실리콘 중 얼마나 많은 부분을 동시에 안정적으로 작동시킬 수 있는지를 결정한다. Intel의 제안은 전력 라우팅, 저장 전하 및 전압 변환을 지원 대상인 연산에 더 가깝게 배치한다.

앞으로 1~3개월 안에 세 가지 사항이 분명해질 것이다. 즉, 실명 고객의 도입, 패키지형 C2VR 검증, 그리고 상호운용 가능한 800볼트 하드웨어다. 세 영역 모두에서 진전이 있다면 Intel의 스택 전반에 걸친 주장은 더욱 설득력을 얻을 것이다.

어느 계층에서든 증거가 부족하다면 핵심 위험이 드러날 것이다. 전체 체인이 함께 작동하지 않는 한, 효율적인 구성 요소 하나만으로 효율적인 AI 데이터 센터가 만들어지지는 않는다.

Intel의 AI 전력 공급이 패키지 내부로 더 깊이 들어감에 따라, 구매자는 한 가지 실용적인 질문을 던져야 한다. 완전한 시스템이 손실을 다른 곳으로 전가하지 않고 광고된 연산 성능을 지속할 수 있는가?