Intel, AI 칩에서 TSMC에 맞서기 위해 미국 첨단 패키징에 승부

Intel은 7월 29일 구체적인 제조 역량 주장을 내세우며 Google News 흐름에 진입했다. 뉴멕시코 사업장은 현재 표준 레티클 면적의 8배에 달하는 규모로 AI 프로세서를 패키징할 수 있다. Intel은 이 수치가 2028년까지 12배를 넘을 것이라고 밝혔다.

이번 발표가 중요한 이유는 AI 칩 경쟁이 더 이상 트랜지스터를 더 작게 만드는 일에만 달려 있지 않기 때문이다. 선도적인 프로세서는 이제 하나의 패키지 안에 컴퓨팅 다이, 메모리, 입출력 구성 요소, 인터커넥트를 결합한다. 이 부품들을 안정적으로 조립하는 제조사는 비용, 성능, 전력 사용량, 납기 일정에 영향을 미칠 수 있다.

Intel은 자국 내 패키징 역량을 TSMC가 주도하는 아시아 공급망의 대안으로 제시한다. 이는 진지한 제안이지만, 아직 승리가 확정된 것은 아니다. TSMC는 이미 주요 AI 가속기를 패키징하고 있으며, AMD와 다른 설계 기업들은 수년간 칩렛 제품을 대규모로 출하해 왔다.

따라서 진정한 경쟁은 Intel의 한 패키지와 경쟁사의 한 패키지 간 대결이 아니다. Intel의 엔지니어링 역량과 TSMC의 확고한 제조 규모 및 고객 신뢰 간의 경쟁이다. Foveros, EMIB, 그리고 더 새로운 EMIB-T는 Intel에 신뢰할 만한 도구를 제공한다. 고객, 수율, 물량, 납품 성과가 이 도구들이 지속 가능한 파운드리 사업을 만들어낼지 결정할 것이다.

Intel의 Google News 순간은 한 공장 이상의 의미를 갖는다

Intel은 기존 뉴멕시코 사업장을 자국 내 AI 패키징 공급망 논리의 중심으로 전환하고 있다.

회사의 패키징 업데이트는 뉴멕시코주 리오랜초의 Fab 9에 초점을 맞춘다. Intel은 이 시설을 특수 칩렛을 더 큰 시스템으로 결합하는 생산 거점으로 설명한다. 칩렛은 여러 다이로 구성된 프로세서의 일부로 작동하도록 설계된 소형 기능 다이다.

Intel은 현재 공정으로 업계 표준 레티클 면적의 8배를 덮는 패키지를 만들 수 있다고 밝혔다. 레티클은 칩 생산 중 리소그래피 장비가 노광할 수 있는 패터닝 영역이다. 전통적인 모놀리식 프로세서는 하나의 다이가 이 영역 안에 들어가야 하므로 실질적인 크기 제한에 직면한다.

여러 다이를 함께 패키징하면 이 경계가 달라진다. 제조사는 컴퓨팅 타일 옆에 고대역폭 메모리, 입출력 다이 또는 가속기를 배치할 수 있다. 서로 다른 제조 공정으로 만들어진 구성 요소도 결합할 수 있다.

Intel은 자사 패키지가 2028년까지 표준 레티클 면적의 12배를 넘을 것으로 예상한다. 이러한 방향성은 AI 인프라의 기본 요구 사항을 반영한다. 대형 모델에는 더 많은 컴퓨팅 용량이 필요하지만, 프로세서에 데이터를 충분히 공급할 수 있는 메모리 대역폭도 필요하다.

패키지는 이제 컴퓨터 아키텍처의 일부가 됐다. 다이 간 연결은 관리 가능한 수준의 에너지를 소비하면서 정보를 빠르게 전달해야 한다. 과도한 발열이나 배선 혼잡을 만들지 않으면서 각 구성 요소에 전력이 공급돼야 한다.

리오랜초는 Intel에 이러한 작업을 위한 국내 거점을 제공한다. 회사에 따르면 이 시설은 1980년 직원 25명으로 시작해 현재 2,700명을 고용하고 있다. Intel은 이 사업장과 500개 공급업체도 연계하고 있다.

이 수치는 산업적 기반의 깊이를 보여주지만, 첨단 패키징 생산량을 드러내지는 않는다. Intel은 발표에서 단위 생산능력, 고객 물량, 수율, 주문 약정을 제공하지 않았다. 이러한 누락된 지표는 시설 규모 자체보다 더 중요하다.

시점 역시 정책적 메시지를 담고 있다. 미국은 국내 반도체 생산에 투자해 왔지만, 대중의 관심은 주로 전공정 제조에 쏠린다. 국내에서 생산된 웨이퍼도 조립, 패키징, 테스트를 위해 해외 시설에 의존할 수 있다.

상무부는 2025년 1월 첨단 패키징 연구 및 제조 개발을 위한 14억 달러 규모의 지원금을 통해 이러한 공백을 다뤘다. 이 프로그램은 첨단 칩을 미국에서 제조하고 패키징할 수 있는 국내 시스템을 구축하는 것을 목표로 한다.

Intel의 Google News 등장은 이러한 국가적 목표와 맞닿아 있다. 회사는 뉴멕시코 자산이 이미 필요한 제조 체인의 일부를 제공한다고 주장한다. 또한 고객에게 패키징을 웨이퍼 생산 이후의 부가 서비스가 아니라 Intel Foundry를 고려해야 할 이유로 보라고 요구하고 있다.

이 구분은 이 글의 핵심 긴장을 만든다. Intel은 신뢰할 만한 국내 인프라와 여러 차별화된 기술을 보유하고 있다. 그러나 TSMC는 많은 주요 AI 제품의 대량 패키징에서 더 강한 위치를 차지하고 있다.

첨단 패키징이 이제 AI 칩 규모를 결정하는 이유

AI 프로세서는 하나의 대형 다이가 모든 중요한 작업을 수행해야 한다는 전제를 넘어섰다.

하나의 첨단 다이는 면적이 커질수록 제조가 더 어렵고 비용도 더 많이 든다. 결함 하나가 전체 다이를 사용할 수 없게 만들 수 있으므로, 더 큰 설계는 낮은 수율에 직면할 수 있다. 레티클 한계 역시 한 번의 노광 영역에 들어갈 수 있는 회로 규모에 물리적 상한을 둔다.

칩렛은 설계자가 프로세서를 더 작은 기능 블록으로 나눌 수 있게 한다. 기업은 컴퓨팅 타일에는 첨단 공정을 쓰고, 입출력이나 제어 기능에는 더 오래되고 저렴한 공정을 사용할 수 있다. 여러 제품에서 검증된 설계를 재사용할 수도 있다.

이러한 유연성이 통합을 쉽게 만드는 것은 아니다. 모든 칩렛에는 물리적 연결, 동기화된 통신, 전력 공급, 냉각, 테스트가 필요하다. 패키지 내부에서 데이터를 이동하는 데도 에너지가 소비되며, 취약한 인터커넥트는 고가의 컴퓨팅 유닛을 대기 상태로 둘 수 있다.

AI는 이러한 제약을 더욱 심화시킨다. 학습 및 추론 시스템은 파라미터, 활성화 값, 중간 결과를 프로세서와 메모리 사이에서 반복적으로 이동시킨다. 일반적으로 HBM이라 불리는 고대역폭 메모리는 데이터 처리량을 높이기 위해 적층 메모리를 컴퓨팅 다이 가까이에 배치한다.

HBM을 가까이 두는 것은 문제의 일부일 뿐이다. 패키지는 더 많은 메모리 스택, 더 큰 컴퓨팅 복합체, 그리고 그 사이의 빠른 연결을 수용해야 한다. 또한 물리적 면적이 커지는 상황에서도 수용 가능한 신호 품질을 유지해야 한다.

TSMC의 CoWoS 플랫폼은 이 계층이 얼마나 중심적인 역할을 하게 됐는지를 보여준다. 회사는 CoWoS 패키징을 고성능 컴퓨팅 및 AI 제품의 기반으로 설명한다. 이는 여러 인터포저 옵션을 통해 프로세서와 HBM을 결합한다.

인터포저는 다이와 패키지 기판 사이에 배치되는 연결 계층이다. 조립된 시스템 전반에 신호를 전달할 수 있는 고밀도 배선을 제공한다. TSMC는 CoWoS-S가 레티클 면적의 3.3배에 달하는 인터포저를 지원하며, 다른 변형은 더 큰 설계를 겨냥한다고 밝혔다.

TSMC는 2012년에 CoWoS 양산을 시작했다. 회사에 따르면 생성형 AI 도입이 2022년 말부터 가속화된 이후 수요가 급증했다. 이러한 이력은 TSMC에 기술 사양 이상의 것을 제공한다. 연속적인 고객 제품을 통해 축적된 운영 경험을 제공한다.

AMD의 MI300 제품군은 이 접근 방식이 무엇을 가능하게 하는지 보여준다. MI300A는 Zen 4 CPU 칩렛 3개, GPU 컴퓨팅 다이 6개, HBM3 스택 8개를 결합한다. AMD는 128기가바이트의 통합 메모리와 초당 약 5.3테라바이트의 대역폭을 제시한다.

MI300X는 동일한 아키텍처 제품군 안에서 다른 구성을 취한다. AMD는 CPU 칩렛을 GPU 다이 2개로 대체하고 HBM3 용량을 192기가바이트로 높인다. 이 설계는 AMD가 멀티 다이 시스템 내 구성 요소를 바꿔 서로 다른 제품을 만들 수 있게 한다.

따라서 AMD의 CDNA 아키텍처는 유용한 경쟁 기준을 제공한다. 첨단 패키징은 이미 다수의 컴퓨팅 및 메모리 구성 요소를 갖춘 상용 프로세서를 지원하고 있다. Intel은 고객들이 개념의 성숙을 기다리는 것이 아니라 이미 작동하는 대안을 보유한 분야에 진입하고 있다.

패키징은 공급에도 영향을 미친다. 다이와 메모리 스택을 결합할 충분한 역량이 없다면 프로세서 설계는 출하될 수 없다. AI 수요가 강한 시기에는 파운드리가 기반 웨이퍼를 생산할 수 있더라도 패키징 병목이 가속기 공급을 제한할 수 있다.

이는 클라우드 운영자와 칩 설계사의 구매 결정을 바꾼다. 이들은 생산능력 예약, 패키지 검증, 기판 가용성, HBM 공급, 조립 수율을 고려해야 한다. 공급망이 물량을 제공하지 못한다면, 문서상 가장 매력적인 아키텍처도 가치가 거의 없다.

Google News를 따르는 엔지니어에게 중요한 점은 단순히 프로세서에 칩렛이 포함된다는 사실이 아니다. 패키징은 어떤 AI 시스템이 시장에 출시되는지, 얼마나 빨리 도착하는지, 공급업체가 얼마나 많은 유효 컴퓨팅 성능을 제공할 수 있는지를 좌우하는 제조 자원이 됐다.

Foveros와 EMIB는 패키지에서 서로 다른 경로를 택한다

Intel의 전략은 하나의 연결 방식에 의존하는 대신 수직 적층과 국지적 수평 브리지를 결합한다.

Foveros는 다이를 수직으로 배치하고 연결하는 Intel의 기술이다. Intel은 뉴멕시코 공정을 특수 칩렛을 실리콘 베이스 또는 인터포저에 부착하는 방식으로 설명한다. 완성된 조립체는 서로 다른 설계나 공정 노드로 만들어진 구성 요소가 하나의 패키지 안에서 작동하도록 한다.

생산 순서는 칩 부착 장비에서 시작된다. 이 장비는 수용 웨이퍼 위에 다이를 정렬하고 배치한다. 이후 조립체는 다이를 고정하고 그 아래 공간을 채우는 본딩 및 언더필 공정을 거친다.

자동 전면 개방형 통합 포드는 웨이퍼를 장비 간에 이동시킨다. 본딩과 언더필 이후 Intel은 수냉식 블레이드로 웨이퍼를 개별 패키지로 절단한다. 정렬, 소재, 열 특성, 검사가 모두 최종 수율에 영향을 미친다.

수직 배치는 특정 구성 요소 간 연결을 단축할 수 있다. 패키지 면적도 줄일 수 있다. 이러한 장점은 공간과 전력 사용에 엄격한 제약이 있는 모바일 프로세서와 소형 엣지 시스템에 도움이 된다.

그 대가는 제조 복잡성이다. 적층된 구성 요소는 열을 집중시키며, 하나의 다이 또는 연결부 결함이 조립된 패키지의 가치를 떨어뜨릴 수 있다. 테스트 전략은 제조사가 여러 고가 구성 요소를 결합하기 전에 결함을 식별해야 한다.

EMIB, 즉 Embedded Multi-Die Interconnect Bridge는 수평적 접근 방식을 취한다. Intel은 인접한 다이들이 고밀도·고속 연결을 필요로 하는 위치에 작은 실리콘 브리지를 기판 내부에 삽입한다. 이 브리지는 전체 조립체 아래에 전면적 실리콘 인터포저를 필요로 하지 않고 데이터를 전달한다.

Intel은 이 국지적 설계가 소재 사용량과 비용을 줄인다고 주장한다. 또한 제조사가 통신이 필요한 곳에만 브리지 구조를 배치하므로 매우 큰 패키지를 설계할 여지를 더 많이 남긴다. 이 주장은 여전히 각 제품의 설계, 제조 수율, 물량에 따라 달라진다.

EMIB-T는 전력 공급을 위한 수직 채널을 브리지에 추가한다. Intel은 이러한 채널이 전력이 다이에 더 직접적으로 도달하도록 해 대형 패키지와 현재 HBM 구성의 배선을 개선한다고 말한다. 더 짧은 전력 경로는 배선 혼잡을 줄일 수 있지만, 실제 이점은 구현된 시스템에 따라 달라진다.

이 조합은 Intel의 “실리콘 모자이크” 설명을 뒷받침한다. 설계자는 컴퓨팅, 메모리, 네트워킹, 입출력 타일을 서로 나란히 배치할 수 있다. 이후 수직 연결이 이점을 제공하는 곳에서는 선택한 구성 요소를 적층할 수 있다.

이 접근 방식은 Intel Foundry에도 전략적 가치를 지닌다. 고객은 Intel이 만든 다이, 다른 파운드리의 다이 또는 여러 제조 공정의 다이를 사용할 수 있다. Intel은 자사의 패키징 사업이 서로 다른 출처의 칩렛을 조립할 수 있다고 밝힌다.

이 주장은 파운드리 독립성에 관한 지속적인 우려를 다룬다. 칩 설계업체가 모든 구성 요소를 한 공급업체의 공정에 맞춰 다시 제작하기를 원하는 것은 아니다. 외부 다이를 지원하면 Intel은 전체 웨이퍼 계약을 먼저 따내지 않고도 패키징을 판매할 수 있다.

그러나 기술적 호환성은 출발점일 뿐이다. 고객에게는 설계 도구, 검증된 인터페이스, 패키지 모델, 테스트 방법, 그리고 여러 공급업체의 구성 요소가 관련된 장애 발생 시 명확한 책임 구분이 필요하다. 이런 덜 눈에 띄는 시스템이 설계가 양산에 도달하는 속도를 좌우하는 경우가 많다.

산업 표준은 이러한 마찰을 줄일 수 있다. 표준화된 다이 간 인터페이스는 서로 다른 설계업체의 칩렛을 연결하기 쉽게 만들지만, 패키징 선택은 여전히 신호 도달 거리, 대역폭, 지연 시간, 전력에 영향을 미친다. 물리적 통합은 긴밀한 협력이 필요할 만큼 충분히 개별적이다.

따라서 Intel의 방식은 신뢰할 만하다. Foveros는 적층을, EMIB는 나란히 배치된 연결을, EMIB-T는 전력을 위한 또 다른 경로를 제공한다. 이들을 함께 사용하면 하나의 모놀리식 다이를 넘어 AI 시스템을 확장할 수 있는 여러 방법이 마련된다.

다만 역량을 고객 채택과 혼동해서는 안 된다. Intel은 7월 발표에서 New Mexico의 전체 서비스를 활용하는 외부 AI 가속기를 공개하지 않았다. 수율, 비용, 납기와 관련한 비교 데이터도 발표하지 않았다.

이러한 누락이 기술의 타당성을 부정하는 것은 아니다. 대신 Intel이 다음으로 입증해야 할 사항을 분명히 한다. 파운드리 고객은 엔지니어링 기능과 함께 안정적인 생산량, 인증 기간, 지원 체계를 평가한다.

TSMC의 규모가 진정한 경쟁 상대다

Intel이 입증하려는 것은 첨단 패키징의 작동 여부가 아니다. 고객이 기존 선도업체에서 의미 있는 생산 물량을 옮겨야 할 이유를 입증하려는 것이다.

TSMC는 공정 기술, 패키징, 고객 물량을 연결하며 입지를 구축했다. 그 우위는 하나의 브리지나 인터포저에 기반하지 않는다. 폭넓은 고객 관계와 수년간의 패키징 생산 경험을 갖춘 통합 제조 시스템에서 나온다.

TSMC는 CoWoS 로드맵을 계속 확대하고 있다. TSMC의 2025년 연차 보고에 따르면, 이 회사는 레티클 크기의 5.5배에 달하는 인터포저를 사용하는 패키지의 인증을 완료했다. 2026년에는 AI 및 고성능 컴퓨팅 애플리케이션을 위한 양산을 계획했다.

이는 Intel의 주요 수치가 만들어낸 대비를 좁힌다. Intel이 밝힌 레티클 크기 8배 역량은 TSMC가 언급한 5.5배 인증보다 크지만, 패키지 크기만으로 선도 지위가 확립되지는 않는다. 아키텍처, 배선 밀도, HBM 지원, 수율, 비용, 가용 생산능력도 중요하다.

두 회사는 동일한 구조나 측정 가정을 사용하지 않는다. 단순한 레티클 배수는 기판 면적, 인터포저 적용 범위, 브리지 배치, 인증된 제품 조건의 차이를 가릴 수 있다. 공정한 성능 또는 비용 비교를 위해서는 독립적인 벤치마크가 필요하다.

TSMC의 2025 roadmap에는 SoIC 적층, InFO 패키징, 여러 CoWoS 변형도 포함된다. 이러한 폭넓은 선택지는 고객이 TSMC의 제조 네트워크 안에 머물면서 서로 다른 통합 방식을 선택할 수 있게 한다.

Intel은 다른 형태의 폭넓은 역량으로 대응할 수 있다. 이 회사는 프로세서를 설계하고, 공정 기술을 개발하며, 웨이퍼를 제조하고, 패키징 시설을 운영한다. 조직이 잘 실행할 경우 이 범위는 설계와 생산 간 피드백을 가속할 수 있다.

동시에 이러한 범위는 고객 신뢰의 문제를 만든다. 잠재적 파운드리 고객은 프로세서, 가속기 또는 관련 시장에서 Intel 제품과 경쟁한다. Intel은 제조 접근성, 지식재산권 통제, 생산 우선순위가 계속 신뢰할 수 있음을 고객에게 설득해야 한다.

Intel의 New Mexico 책임자 Katie Prouty는 신뢰가 누적되는 과정임을 인정했다. 그녀는 첨단 패키징 고객에게 성공적으로 공급하면 이들이 파운드리로서 Intel에 더 큰 신뢰를 둘 것이라고 말했다. 이 발언은 크기 사양보다 상업적 과제를 더 분명하게 드러낸다.

신뢰는 출하된 제품을 통해 형성된다. 고객은 공급업체가 수율을 유지하고, 일정을 맞추며, 설계를 보호하고, 제조 문제가 발생했을 때 대응할 수 있다는 증거를 원한다. 하나의 패키지 지연이 서버 플랫폼 전체를 늦출 수 있다.

TSMC는 여러 AI 제품을 통해 그 증거를 보유하고 있다. AMD의 MI300 시리즈는 첨단 멀티 다이 통합을 사용하며, 다른 주요 가속기들도 복잡한 패키징과 HBM에 의존한다. 이들 제품은 TSMC를 현재 AI 인프라 지출의 중심에 놓는다.

Intel에도 차별화할 여지는 남아 있다. 미국 내 패키징 옵션은 정부 프로그램, 방산 계약업체, 지리적 다변화를 원하는 고객에게 매력적일 수 있다. 국내 생산능력은 일부 국경 간 물류 및 지정학적 위험에 대한 노출도 줄인다.

지리적 위치만으로 대부분의 상업 주문을 따낼 수는 없다. 구매자는 총비용, 생산능력, 설계 지원, 수율, 성능, 양산까지의 시간을 비교할 것이다. Intel은 이 모든 지표에서 경쟁력을 갖춰야 한다.

미국 내 입지는 Intel의 웨이퍼 제조와 결합될 때 더 설득력 있어질 수 있다. 고객은 생산의 더 많은 단계를 하나의 국내 네트워크 안에 둘 수 있다. 이 방식은 민감한 애플리케이션의 규정 준수나 공급망 계획을 단순화할 수 있다.

반대로 고객은 패키징에만 Intel을 사용할 수도 있다. 외부에서 제조된 칩렛을 지원한다는 회사의 입장은 이 선택지를 전략적으로 중요하게 만든다. 다른 파운드리가 주요 컴퓨트 다이를 생산하는 경우에도 Intel이 AI 하드웨어에 참여할 수 있게 해준다.

TSMC 역시 Arizona를 포함해 Taiwan 밖으로 확장하고 있으며, 이곳에는 웨이퍼 생산도 포함된다. 그러나 주요 첨단 패키징 확장은 Taiwan에 집중된 상태다. Intel은 국내 패키징이 더 명확한 미국 내 대안이라고 주장할 수 있다.

따라서 압력은 양방향으로 작용한다. Intel은 규모를 갖춘 기존 업체를 상대로 상업적 실행력을 입증해야 한다. TSMC는 고객들이 추가 공급 옵션을 찾는 가운데 생산능력과 패키지 크기를 계속 확대해야 한다.

이것이 Intel의 발표가 기술적 관점 이상의 분석을 필요로 하는 이유다. 이 발표는 첨단 패키징을 파운드리 경쟁의 한복판에 놓는다. 또한 더 많은 컴퓨트 타일과 HBM 스택이 필요한 프로세서를 계획하는 고객에게 또 하나의 협상 지점을 제공한다.

Intel의 패키징 주장이 입증하지 못하는 것

이 발표는 제조 역량을 문서화하지만, Intel이 대규모 외부 AI 사업을 확보했음을 보여주지는 않는다.

Intel의 레티클 배수는 발표에서 가장 기억에 남는 수치다. 이는 물리적 패키지 규모를 설명할 뿐 생산량을 뜻하지는 않는다. 회사는 Fab 9가 한 달에 이러한 패키지를 얼마나 완성할 수 있는지 공개하지 않았다.

수율 데이터도 빠져 있다. 패키징 수율은 다이, 브리지, 기판, 연결부가 결합된 뒤 사양을 충족하는 조립 유닛의 비율을 측정한다. 매우 큰 패키지는 결함으로 사용 가능한 유닛의 비율이 낮아지면 경제성이 없어질 수 있다.

비용 비교도 마찬가지로 없다. Intel은 EMIB가 전체 영역에 실리콘 인터포저를 사용하는 비용을 피할 수 있다고 말한다. 이 방식은 타당하지만, 발표 자료는 CoWoS나 다른 대안과의 제품 수준 비교를 제공하지 않는다.

열 성능 역시 또 다른 미해결 과제다. 더 큰 패키지는 제한된 면적에 더 많은 구성 요소와 전력을 배치한다. 냉각 요구 사항은 서버 설계, 랙 밀도, 운영 비용, 신뢰성에 영향을 줄 수 있다.

Intel에 따르면 EMIB-T는 패키지 내부의 전력 경로를 다룬다. 이는 컴퓨트 다이와 HBM에서 열을 제거해야 할 필요를 없애지 않는다. 고객은 지속적인 AI 워크로드에서 검증된 열 특성을 여전히 필요로 한다.

발표 자료에는 실명이 공개된 외부 고객도 없다. Intel은 일부 고객이 첨단 패키징을 위해 먼저 회사에 접근한다고 말하지만, 이들을 특정하거나 생산 상태를 설명하지는 않는다. 이들은 기술을 평가 중이거나, 설계를 인증 중이거나, 상업 물량을 주문하고 있을 수 있다.

각 단계의 의미는 다르다. 초기 협력은 관심을 확인한다. 인증은 설계가 필요한 테스트를 통과할 수 있음을 보여준다. 대규모 양산은 공장이 경제적으로 의미 있는 규모에서 일관된 결과를 제공할 수 있음을 입증한다.

업계 최대 기판에서 서로 다른 출처의 칩렛을 혼합할 수 있는 곳은 자사뿐이라는 Intel의 주장도 주의가 필요하다. “최대”는 기판 치수와 지원 구성의 정의에 따라 달라진다. “혼합할 수 있다”는 표현은 얼마나 많은 외부 조합이 인증을 마쳤는지를 보여주지 않는다.

적절한 해석은 Intel이 기술적으로 야심 찬 통합 플랫폼을 구축했다는 것이다. 회사는 이 플랫폼을 모든 경쟁 서비스보다 높게 평가할 만큼 충분한 공개 증거를 제시하지 않았다. 독자는 성능과 비용 관련 표현을 회사의 주장으로 받아들여야 한다.

TSMC에도 같은 주의가 필요하다. 공개된 로드맵과 양산 이력은 강력한 위치를 보여주지만, 고객은 여전히 생산능력 제약, 인증 지연, 변화하는 요구사항에 직면할 수 있다. 모든 제조상 절충을 피할 수 있는 패키징 경로는 없다.

AMD의 멀티 다이 제품은 상업적 실현 가능성을 보여주지만, 모든 칩렛 아키텍처가 모놀리식 대안보다 뛰어나다는 것을 입증하지는 않는다. 설계를 분할하면 인터페이스와 패키징 작업이 추가된다. 이점은 통신 및 통합 비용보다 커야 한다.

AI 구매자 역시 비교를 하나의 패키지 기능으로 축소해서는 안 된다. 시스템 성능은 컴퓨트 아키텍처, 메모리, 네트워킹, 소프트웨어, 냉각, 클러스터 설계에 좌우된다. 인상적인 패키지 하나가 스택의 나머지 부분에 존재하는 약점을 보완할 수는 없다.

개발자는 이러한 결정을 간접적으로 경험한다. 더 나은 통합은 사용 가능한 메모리를 늘리고 데이터 이동을 줄여, 하나의 가속기에서 더 큰 모델이나 배치를 실행할 수 있게 한다. 공급이 부족하면 아키텍처의 이론적 이점과 무관하게 접근성이 제한될 수 있다.

기업 구매자는 또 다른 불확실성에 직면한다. AI 하드웨어 로드맵은 빠르게 움직이지만, 인프라 구매는 대개 수년간 사용된다. 구매자는 단기 가용성과 호환성, 소프트웨어 지원, 에너지 사용량, 향후 업그레이드 옵션을 함께 고려해야 한다.

google news를 통해 이 사안을 추적하면 발표를 포착하는 데 도움이 될 수 있지만, 헤드라인은 제조 성숙도를 거의 드러내지 않는다. 결정적인 증거는 고객 제품, 생산능력 공개, 지속적인 공급에서 나타날 것이다.

Intel이 격차를 좁힐 수 있는지 보여줄 세 가지 신호

Intel의 패키징 전략은 고객이 기술적 선택지를 반복 가능한 생산으로 전환할 때에만 상업적으로 중요해진다.

첫 번째 신호는 대규모 양산에 진입하는 실명이 공개된 외부 AI 고객이다. 확인된 제품은 Intel이 설계 통합, 인증, 사업 검토를 통과했음을 보여줄 것이다. 이는 패키지 크기에 대한 또 다른 설명보다 더 큰 의미를 지닌다.

가장 강력한 증거에는 출하 일정과 Foveros, EMIB 또는 EMIB-T의 명확한 역할이 포함될 것이다. 프로토타입 발표도 유용하지만 불완전하다. 클라우드 제공업체나 기업 고객에 도달하는 상업 시스템은 Intel의 사례를 크게 강화할 것이다.

여러 발표 주기 동안 실명이 공개된 제품이 없으면 이러한 주장은 약화될 것이다. 이는 Intel의 패키징 역량이 대규모 파운드리 관계로 전환하기보다 마케팅하기 쉬운 상태에 머물고 있음을 시사할 수 있다.

두 번째 신호는 측정 가능한 Fab 9 생산량이다. Intel은 궁극적으로 고객이 제조 규모를 판단할 수 있도록 생산능력, 가동률, 수율 또는 납기 정보를 제공해야 한다. 방향성을 보여주는 공개만으로도 기존 대안과의 비교는 개선될 것이다.

확장 발표만으로는 충분하지 않다. 장비 설치가 인증된 생산량을 의미하지는 않으며, 인증된 생산량이 경제적인 수율을 보장하지도 않는다. 투자자와 고객은 신뢰성을 희생하지 않고 생산이 증가한다는 증거를 찾아야 한다.

회사의 2028년 목표는 더 장기적인 기준점을 제시한다. 표준 레티클 면적의 12배를 넘는 패키지는 상당한 수준의 물리적 통합을 의미한다. 그에 앞서 중간 단계의 고객 설계가 그러한 규모의 시스템에 대한 수요가 실제로 존재하는지 보여줄 것이다.

세 번째 신호는 TSMC의 대응이다. TSMC는 이미 2026년 양산을 위한 5.5배 레티클 CoWoS 기술의 검증을 마쳤다. 추가 패키지 확장, 생산능력 증설 또는 새로운 HBM 통합 옵션은 Intel이 넘어야 할 기준을 높일 것이다.

TSMC의 신속한 대응이 Intel의 작업을 무의미하게 만들지는 않는다. 이는 대형 패키지 경쟁이 AI 제조의 핵심 요소가 되고 있음을 확인해 줄 것이다. 고객은 더 많은 생산능력, 대안 설계, 그리고 더 강한 협상력을 확보할 수 있다.

AMD와 다른 칩 설계업체들도 제품 선택을 통해 추가적인 증거를 제공할 것이다. 향후 가속기가 더 많은 다이, 더 많은 HBM 또는 혼합 제조 노드를 사용한다면, 어떤 패키징 플랫폼이 이러한 구성을 안정적으로 지원하는지 시험하게 된다.

시장에서는 Intel이 고객에게 해당 다이를 Intel 공정으로 이전하도록 요구하지 않고 외부에서 제조된 컴퓨트 타일을 패키징하는지도 지켜봐야 한다. 혼합 파운드리 제품이 성공한다면 Intel의 유연성 주장을 뒷받침할 것이다. 이는 패키징을 주요 AI 프로그램에 진입하는 독립적인 경로로 만들 수 있다.

개발자에게 이러한 신호는 어떤 가속기를 사용할 수 있게 되는지, 그리고 어떤 메모리 구성을 지원하는지에 영향을 미친다. 인프라 팀에는 납품 일정, 시스템 밀도, 공급업체 리스크에 영향을 준다. 정책 입안자에게는 국내 투자가 엔드투엔드 반도체 체인을 구축하는지를 시험하는 기준이 된다.

Intel은 첨단 패키징 경쟁에서 신뢰할 만한 이정표를 세웠다. Foveros, EMIB, EMIB-T는 더 커지는 AI 프로세서가 직면한 실질적 제약을 해결한다. Rio Rancho는 수십 년의 운영 역사를 갖춘 미국 내 제조 기반을 제공한다.

아직 해결되지 않은 문제는 실행력이다. TSMC는 이미 규모, 진행 중인 고객 프로그램, 폭넓은 패키징 포트폴리오를 갖추고 있다. Intel은 패키지 크기와 국내 생산능력을 고객이 신뢰하는 출하 제품으로 전환해야 한다.

따라서 다음 Google News 헤드라인은 세 가지 질문을 기준으로 판단해야 한다. Intel은 양산 고객을 공개했는가? 의미 있는 생산 근거를 제시했는가? 해당 기술은 시스템 구매자가 도입할 수 있는 수준에 도달했는가?

레티클 배수만이 아니라 그 답을 추적해야 한다. 그것이 Intel이 AI 패키징을 위한 지속 가능한 두 번째 공급원을 구축하고 있는지, 아니면 여전히 결정적 고객을 기다리는 인상적인 역량을 제시하고 있는지를 보여줄 것이다.