TSMC High-NA EUV 계획, Intel과 Samsung의 움직임 수년 뒤인 2030년에 도착
TSMC는 경쟁사들이 수년 앞서 이 기술을 사용할 준비를 하는 가운데 2030년에 High-NA EUV 제조를 도입할 계획이다. 이번 결정으로 TSMC가 ASML의 최신 리소그래피 플랫폼 도입 시점을 공개적으로 명시하지 않던 오랜 기간이 끝났다.
이 결정은 처음 보이는 것만큼 공격적이지는 않다. TSMC는 기존 6인치 포토마스크로 시작하고, 더 큰 마스크 플랫폼은 파일럿 라인을 통해 도입할 것이라고 밝혔다. 이 일정은 회사의 기존 제조 모델을 보호하지만, Intel과 Samsung에는 실무 경험을 축적할 시간이 더 주어진다.
이것이 TSMC High-NA EUV 계획의 핵심적인 긴장 요인이다. Intel은 이미 이 기술을 설치하고 향후 로직 로드맵에 연결했다. Samsung은 이제 메모리 분야에서 더 이른 도입을 약속했다. 반면 TSMC는 먼저 도입하는 것보다 공정 통합이 더 중요하다는 데 베팅하고 있다.
TSMC High-NA EUV 제조, 이제 일정이 정해졌다
중요한 변화는 새로운 스캐너 주문이 아니다. 이는 TSMC가 이 기술을 양산에 사용할 첫 명확한 일정이다.
초기 High-NA 로드맵에 따르면, TSMC는 2030년에 High-NA EUV를 활용한 대량 생산을 시작할 것으로 예상된다. 회사는 첫 단계에서 현재의 일반적인 6x6인치 포토마스크 형식을 사용할 계획이다.
TSMC는 이어 2031년에 6x12인치 마스크를 사용하는 파일럿 라인을 구축할 것으로 예상한다. 목표는 이러한 대형 마스크 기반 리소그래피를 2033년까지 첨단 노드 생산에 적용하는 것이다.
이 순서가 중요한 이유는 High-NA EUV가 스캐너의 해상도만 바꾸는 기술이 아니기 때문이다. 높은 수치 개구수의 EUV는 0.55 수치 개구수 광학계를 사용해 빛을 집속하는 시스템의 능력을 높인다. 현재 양산 EUV 시스템은 0.33 NA 광학계를 사용한다.
ASML은 High-NA EXE 플랫폼이 8나노미터 해상도의 패턴을 구현할 수 있다고 말한다. 기존 NXE 시스템의 명시된 해상도는 13나노미터다. 두 플랫폼 모두 파장 13.5나노미터의 극자외선을 사용한다.
더 높은 해상도는 제조업체가 일부 고밀도 패턴을 여러 번이 아닌 한 번의 노광으로 구현하도록 할 수 있다. 패터닝 주기가 줄어들면 공정 흐름에서 증착, 식각, 세정, 검사, 오버레이 단계를 줄일 수 있다.
하지만 새로운 광학 설계는 아나모픽 노광 필드를 도입한다. 제조업체가 기존 마스크를 계속 사용할 경우 한 방향의 사용 가능한 필드가 줄어든다. 그 결과 웨이퍼 위 이미지 영역은 현재 Low-NA EUV 스캐너가 제공하는 필드의 절반이 된다.
이 제약은 다수의 소형 설계에서는 관리 가능하다. 하지만 대형 프로세서, 특히 이미 리소그래피 필드 한계에 근접한 AI 가속기에는 더 큰 어려움이 된다.
제조업체는 대형 설계를 별도의 노광 필드에 나누고 패턴을 이어 붙일 수 있다. 제품을 하나의 패키지 안에서 연결되는 더 작은 다이인 칩렛으로 분할할 수도 있다. 어느 쪽도 공짜는 아니다.
스티칭에는 탁월한 정렬이 필요하며 처리량에 영향을 줄 수 있다. 칩렛은 패키징, 인터커넥트, 전력, 지연 시간, 소프트웨어 측면의 고려사항을 추가한다. 따라서 리소그래피 개선은 복잡성을 제거하는 대신 다른 곳으로 옮길 수 있다.
대형 마스크는 High-NA 해상도를 유지하면서 전체 크기의 노광 필드를 복원하기 위한 것이다. 그러나 마스크 전환에는 스캐너, 마스크 라이터, 검사 장비, 핸들링 시스템, 소재, 전자 설계 소프트웨어 전반에 걸친 조율된 변화가 필요하다.
따라서 TSMC의 발표는 두 개의 로드맵이 결합된 것이다. 하나는 기존 마스크 생태계에서 0.55 NA 노광을 도입하는 계획이다. 다른 하나는 더 큰 형식을 중심으로 그 생태계를 재구축하려는 계획이다.
첫 번째 로드맵에는 확정된 제조 연도가 있다. 두 번째에는 파일럿 및 생산 목표가 있다. 어느 발표도 High-NA EUV를 처음 적용할 정확한 TSMC 노드를 밝히지 않았다.
A10 또는 A11은 초기 도입의 유력 후보이지만, 확정된 공정명은 아니다. TSMC가 공개적으로 약속한 것은 도입 연도와 마스크 순서뿐이므로 이 구분은 중요하다.
TSMC가 2030년까지 기다릴 수 있는 이유
TSMC는 High-NA EUV를 즉각적인 도입이 필요한 기술 이정표가 아니라, 그 가치를 입증해야 하는 제조 도구로 다루고 있다.
High-NA EUV는 실제 해상도 문제를 해결하지만, 해상도는 칩 제조의 한 부분일 뿐이다. 파운드리는 처리량, 오버레이 정확도, 결함률, 공정 복잡성, 마스크 인프라, 장비 가용성, 총생산비도 함께 고려한다.
TSMC는 공정 엔지니어링을 통해 기존 리소그래피를 반복적으로 확장해 왔다. 멀티 패터닝은 어려운 하나의 층을 여러 차례의 더 단순한 노광으로 나눠, 구형 스캐너가 직접 해상도 한계를 넘어 패턴을 구현하도록 한다.
이 방식은 단계를 늘리고 오류 발생 기회를 더 만든다. 그럼에도 대안이 미성숙한 스캐너, 새로운 레지스트 화학, 변경된 마스크 규칙, 재설계된 생산 흐름을 요구할 경우 더 바람직할 수 있다.
TSMC의 2030년 일정은 회사가 0.33 NA EUV에 충분한 여지가 있다고 본다는 점을 시사한다. 2029년 A12 및 A13 기술은 High-NA 플랫폼 대신 기존 EUV를 계속 사용할 것으로 예상된다.
이는 High-NA의 가치가 부족하다는 증거가 아니다. TSMC가 이에 의존하지 않고도 여러 제품 주기를 더 충족할 수 있다고 판단한다는 의미다.
이 차이는 고물량 위탁 제조업체로서 TSMC의 위치를 반영한다. 고객에게는 예측 가능한 설계 규칙, 검증된 라이브러리, 안정적인 수율, 대형 제품 출시를 위한 충분한 생산 능력이 필요하다.
스캐너 도입 지연은 내부 프로세서 하나에만 영향을 미치지 않는다. 스마트폰, 데이터센터 가속기, 네트워킹 칩, 다수 고객의 맞춤형 실리콘에 걸친 일정도 교란할 수 있다.
따라서 TSMC에는 여러 대형 변화를 동시에 도입하지 않을 강한 이유가 있다. 첨단 노드는 이미 새로운 트랜지스터 구조, 인터커넥트 개선, 전력 공급 변화, 업데이트된 설계 방식을 요구한다.
High-NA EUV는 또 하나의 긴밀히 연결된 변수를 추가한다. 대형 마스크는 그 위에 업계 전반의 인프라 전환까지 더하게 된다.
파운드리의 단계적 일정은 이러한 위험을 분리한다. 기존 마스크는 2030년에 초기 가교 역할을 한다. 2031년에는 대형 마스크 파일럿이 이어지며, 양산 도입은 2033년을 목표로 한다.
이 접근법은 TSMC가 초기 도입 업체들이 실질적 문제를 어떻게 해결하는지도 관찰하게 해준다. 레지스트 성능, 마스크 결함, 필드 스티칭, 스캐너 가동 시간, 계측은 지속적인 제조 작업을 통해 모두 개선된다.
기다린다고 해서 멈춰 있는 것은 아니다. TSMC는 2030년 이전에도 개발 작업을 수행하면서 양산 도입은 이후 노드를 위해 남겨둘 수 있다. 파운드리는 고객이 해당 제품을 보기 수년 전에 장비를 통상적으로 검증한다.
ASML은 이미 최초의 양산 지향 High-NA 세대를 출하했다. EXE 시스템은 0.55 NA 광학 플랫폼을 사용하며 첨단 로직 및 메모리 제조를 목표로 한다.
EXE:5000은 공정 개발을 지원하고, EXE:5200B는 양산을 위해 설계됐다. ASML은 후자를 2나노미터 미만 로직과 선도적 메모리 애플리케이션용으로 제시한다.
이 설명은 기술적 역량을 정의할 뿐, 자동적인 사업성을 뜻하지는 않는다. 스캐너는 제조업체가 경쟁력 있는 수율을 갖춘 안정적 공정에 통합한 뒤에야 경제적으로 유용해진다.
TSMC의 결정은 사실상 2029년까지 공개된 노드에서 Low-NA EUV가 여전히 충분히 경제적이라는 뜻이다. 추가 미세화로 대안의 매력이 떨어질 때 High-NA가 필요해진다.
그 임계점은 층마다 다를 수 있다. TSMC는 첫날부터 모든 핵심 층을 새 장비로 노광할 필요가 없다. High-NA를 선택적으로 도입한 뒤 설계 밀도가 높아짐에 따라 사용을 늘릴 수 있다.
이 전략은 소수의 새 장비에 대한 초기 의존도를 낮춘다. 또한 첫 양산 주기 동안 미성숙한 공정 가정에 노출되는 층의 수도 제한한다.
TSMC는 장비 최초 도입보다 실행력을 중심으로 파운드리 리더십을 구축해 왔다. 2030년 일정은 그 패턴을 따른다. 다만 현재의 격차는 경쟁사에 측정 가능한 기회를 제공한다.
Intel과 Samsung이 먼저 학습 곡선을 확보한다
TSMC에 가해지는 압력은 제조 지식에서 비롯된다. 경쟁사들이 TSMC가 발표한 시작 시점에 도달하기 전에 High-NA 생산을 통해 배울 수 있기 때문이다.
Intel은 최초의 상용 ASML EXE:5000을 받았고 2024년 Oregon에서 조립을 완료했다. 이 시스템은 Intel Hillsboro 연구개발 현장에서 보정 단계에 들어갔다.
Intel에 따르면 이 장비의 무게는 150미터톤을 넘는다. 부품은 250개가 넘는 상자에 담겨 43개 화물 컨테이너와 20대의 트럭으로 운송됐다.
이 물류 과정은 High-NA 도입의 규모를 보여준다. 스캐너 한 대를 설치하려면 특수 건물, 진동 제어, 유틸리티, 서비스 역량, 숙련된 엔지니어링 팀이 필요하다.
Intel은 한 플랫폼을 완전히 대체하기보다 0.33 NA와 0.55 NA EUV를 결합할 것으로 예상한다. High-NA 프로그램은 Intel 18A의 실증 성과에서 시작해 Intel 14A 양산으로 이어지고 있다.
회사는 High-NA가 기존 EUV보다 최대 1.7배 더 작은 피처를 구현할 수 있다고 말한다. 또한 이 개선이 최대 2.9배 높은 2차원 피처 밀도와 연관된다고 설명한다.
이 수치는 완성된 칩에 대한 보장이 아니라 광학적 미세화 가능성을 설명한다. 제품 밀도는 트랜지스터 아키텍처, 인터커넥트 설계, 셀 라이브러리, 라우팅, 제조 제약에 따라 달라진다.
그럼에도 Intel은 노광 레시피, 레지스트, 마스크, 계측, 유지보수, 통계적 공정 관리에 관한 수년간의 직접 경험을 얻는다. 이러한 운영 지식은 스캐너의 인도 시점보다 더 중요할 수 있다.
Intel의 초기 위치는 파운드리 야망에도 도움이 된다. 외부 고객은 Intel이 개발 팹에서 작은 패턴을 시연하는 데 그치지 않고, 첨단 공정을 예측 가능한 제조로 전환할 수 있다는 증거를 필요로 한다.
High-NA가 Intel 14A를 둘러싼 모든 의문을 해결하지는 못한다. 고객 약정, 수율, 생산 능력, 설계 도구, 제품 일정은 여전히 필수적이다. 하지만 이 기술은 TSMC가 Low-NA에 머무르는 동안 Intel에 차별화된 제조 주장을 제공한다.
Samsung은 다른 방향에서 압박을 가하고 있다. 회사는 2028년까지 미래 DRAM 양산에 High-NA EUV를 도입할 계획이다.
DRAM은 반복적이고 매우 고밀도의 구조를 사용하며 심각한 미세화 제약에 직면해 있다. 이는 High-NA 노광이 제공하는 해상도 및 공정 단순화 이점을 검증하기에 메모리를 실용적인 시험대로 만든다.
Samsung은 12인치 포토마스크 개발 이니셔티브에도 참여했다. 마스크 협력은 단순히 스캐너 설치가 아니라 대형 마스크에 필요한 지원 인프라를 포괄한다.
회사의 이중 역할은 중요하다. Samsung은 메모리와 파운드리 사업을 모두 운영하므로 서로 다른 제조 프로그램 간에 일부 리소그래피 지식을 이전할 기회를 얻는다.
메모리와 로직 공정은 서로 대체할 수 없다. 그럼에도 엔지니어들은 스캐너, 마스크 취급, 검사, 소재, 가동 시간, 결함 제어를 중심으로 유용한 경험을 쌓을 수 있다.
TSMC가 더 늦게 움직인다고 해서 반드시 경쟁에서 뒤처지는 것은 아니다. Intel과 Samsung은 더 이른 통합에 따르는 비용과 불확실성을 감수하는 반면, TSMC는 그들의 진전에서 배운다.
하지만 조기 도입은 비대칭적인 기회를 만든다. Intel이나 Samsung이 신뢰할 수 있는 High-NA 생산 체계를 구축한다면, TSMC의 보수적인 일정은 덜 필요해 보일 수 있다.
반대로 이들의 프로그램이 지연되거나 경제성이 기대에 못 미친다면, TSMC의 신중함은 정당화될 것이다. 앞으로 4년은 이 전략적 견해 차이를 제조 역량의 시험대로 바꿔 놓는다.
따라서 경쟁의 핵심은 어느 회사가 최초의 스캐너를 보유하느냐보다 더 좁은 문제다. 더 높은 해상도를 허용 가능한 수율과 처리량 속에서 더 나은 제품으로 전환할 수 있는 회사가 어디냐는 것이다.
더 높은 해상도에는 더 작은 노광 필드가 따른다
High-NA EUV는 일부 패턴을 단순화하지만, 축소된 필드 크기는 TSMC의 2030년 도입 계획에서 가장 중요한 단서가 된다.
리소그래피 스캐너는 웨이퍼를 덮고 있는 감광성 물질 위에 마스크 패턴을 투영한다. 개구 수치(Numerical Aperture)는 광학 시스템이 그 빛을 얼마나 효과적으로 모으고 초점을 맞추는지를 나타낸다.
NA를 0.33에서 0.55로 높이면 해상도는 향상된다. 동시에 EUV 빛을 스캐너의 광학 경로를 통해 반사시키는 데 필요한 기하 구조도 달라진다.
ASML은 두 축에 서로 다른 배율을 적용하는 아나모픽 시스템을 사용한다. 이 설계는 마스크가 광학 어셈블리에 비해 지나치게 커지는 문제를 막지만, 웨이퍼 노광 필드는 절반으로 줄어든다.
대형 모놀리식 프로세서는 가장 뚜렷한 제약에 직면한다. 첨단 AI 가속기는 연산 엔진, 메모리 인터페이스, 네트워크, 캐시, 특수 제어 로직을 결합하기 때문에 상당한 다이 면적을 사용한다.
더 작은 노광 필드는 이런 칩이 하나의 High-NA 이미지 안에 들어가지 못하게 할 수 있다. 이 경우 제조사는 필드를 스티칭하거나, 더 작은 조각을 중심으로 제품을 재설계해야 한다.
필드 스티칭은 인접 영역을 각각 노광한 뒤 경계에서 정렬하는 방식이다. 이 경계에서 발생하는 오버레이 오류는 영역 사이를 지나는 연결에 영향을 줄 수 있다.
이 기술은 스캐너 시간도 소모한다. 추가되는 각 노광 및 정렬 작업은 처리량에 영향을 미치며, 이는 팹이 생산할 수 있는 사용 가능한 웨이퍼 수에 영향을 준다.
칩렛은 시스템을 여러 다이로 분리함으로써 일부 필드 크기 제한을 피한다. 이후 현대적 패키징 기술은 실리콘 인터포저, 브리지 또는 다른 고밀도 인터페이스를 통해 이들 다이를 연결한다.
TSMC는 이미 폭넓은 첨단 패키징 역량을 갖추고 있다. 이는 칩렛이 신뢰할 수 있는 대응책임을 뜻하지만, 만능 해법은 아니다.
패키징 용량에도 고유한 제약이 있다. 칩렛 설계에는 더 복잡한 테스트, 전력 관리, 인터커넥트 엔지니어링, 열 설계도 필요하다.
12인치 마스크 제안은 해상도와 노광 면적 사이에서 선택해야 하는 문제를 피하는 것을 목표로 한다. 더 큰 레티클은 더 넓은 패턴을 담을 수 있어, 아나모픽 광학 시스템에서도 스캐너가 전체 필드를 회복하도록 한다.
하지만 마스크는 상호 연결된 제조 체인의 일부다. 장비는 패턴을 기록하고, 검사하고, 결함을 보수하며, 보호하고, 운반하고, 정렬하고, 그 거동을 모델링해야 한다.
설계 소프트웨어는 새로운 필드 및 마스크 규칙을 이해해야 한다. 마스크 업체에는 호환 장비가 필요하다. 소재 공급업체는 기판과 보호 부품을 인증해야 한다.
따라서 TSMC, Intel, Samsung, ASML 및 전문 공급업체는 공통 사양을 중심으로 협력해야 한다. 검사 또는 취급 장비 하나만 빠져도 전체 플랫폼이 지연될 수 있다.
이는 TSMC의 2031년 파일럿 라인과 2033년 양산 목표 사이에 긴 간격이 있는 이유를 설명한다. 파일럿 작업은 생태계가 가치 높은 고객 웨이퍼를 다룰 만큼 신뢰성 있게 작동하는지를 검증한다.
ASML은 공정 단순화가 스캐너의 더 높은 에너지 요구량을 상쇄할 수 있다고 주장한다. 자사의 제조 분석에 따르면 단일 패터닝 EUV는 리소그래피 및 이를 뒷받침하는 공정 단계를 줄일 수 있다.
회사는 단일 패터닝 EUV가 DUV 멀티 패터닝을 대체할 경우 공정 단계가 약 20% 줄어든다는 imec 모델을 인용했다. 모델링 결과에는 웨이퍼당 운영 배출량이 약 10% 감소하는 효과도 포함됐다.
미래 비교를 위해 이 모델은 High-NA 단일 패터닝이 운영 배출량을 최대 30%까지 줄일 수 있다고 추정했다. 기준 사례는 Low-NA EUV 멀티 패터닝을 사용했다.
이는 공정 가정에 따라 달라지는 모델링 결과다. TSMC의 궁극적인 양산 플로우에서 수율, 비용 또는 환경 특성을 입증하는 것은 아니다.
경제성은 레이어별로 달라질 것이다. 여러 Low-NA 패터닝 사이클을 대체하는 High-NA 노광은 매력적일 수 있다. 이미 한 번의 Low-NA 노광으로 효율적으로 인쇄되는 레이어에서는 그 근거가 약해진다.
따라서 TSMC는 이 기술을 선별적으로 배치할 것이다. 시간이 지날수록 High-NA 레이어 수가 늘어날 것이라는 전망은 즉각적인 플랫폼 전면 교체가 아니라 점진적 도입을 뒷받침한다.
이것이 회사의 신중함 뒤에 있는 메커니즘이다. High-NA는 우수한 광학 해상도를 제공하지만, 그 주변 공정이 이점이 더 나은 제조 경제성으로 이어지는지를 결정한다.
A10과 A11은 후보일 뿐, 확정된 노드는 아니다
2030년이라는 시점은 TSMC의 A13 이후 세대를 가리키지만, 회사는 A10이나 A11을 최초의 High-NA 공정으로 지목하지 않았다.
TSMC가 공개한 로드맵은 2029년의 A12와 A13까지 이어진다. 해당 로드맵 관련 보도에 따르면 두 기술은 모두 기존 EUV 시스템을 계속 사용할 예정이다.
이에 따라 다음 연간 세대가 TSMC의 High-NA EUV 전환이 이뤄질 자연스러운 시점으로 남는다. 명명 규칙상 A11 또는 A10이 예상되지만, TSMC는 어느 명칭도 공개적으로 확인하지 않았다.
공정명은 실제 트랜지스터 치수를 그대로 뜻하지도 않는다. 현대의 노드 라벨은 밀도, 성능, 전력, 아키텍처, 제조 변화의 집합을 상업적 명칭 아래 묶는다.
2030년 공정은 고객에게 A13 대비 유의미한 개선을 제공해야 한다. High-NA 리소그래피는 가능한 기여 요소 중 하나지만, 그것만으로 개선을 만들어낼 수는 없다.
TSMC는 트랜지스터 구조, 표준 셀 레이아웃, 인터커넥트 소재, 후면 전력 공급, 설계 규칙 또는 패키징도 바꿀 수 있다. 각 요소는 제품 수준의 결과에 서로 다르게 영향을 미친다.
게이트 올 어라운드 트랜지스터는 게이트가 채널을 여러 면에서 둘러싸도록 해, 작은 치수에서 정전기 제어를 개선한다. TSMC는 이미 이 아키텍처의 나노시트 구현으로 전환하고 있다.
후속 공정은 더 발전된 나노시트를 채택하거나, 궁극적으로 상보형 전계효과 트랜지스터를 도입할 수 있다. CFET는 밀도를 높이기 위해 n형 및 p형 소자를 수직으로 적층하지만, 까다로운 제조 통합이 필요하다.
이러한 구조와 주변 인터커넥트가 더 정밀한 패턴을 요구할수록 High-NA의 가치는 커진다. TSMC는 공정 복잡성이 증가함에 따라 High-NA 레이어 수가 늘어날 것이라고 밝혔다.
이 발언은 노드를 특정하지 않으면서 방향성을 제시한다. 회사는 2030년에 제한된 수의 핵심 레이어에 스캐너를 도입할 유연성을 유지한다.
여러 불확실성이 남아 있다. TSMC는 초기 레이어 수, 생산 장소, 스캐너 규모, 고객 제품, 설계 유형별 마스크 전략 또는 예상 비용 영향을 공개하지 않았다.
또한 2030년의 모든 공정이 이 기술을 사용할 것이라고 약속하지도 않았다. 파운드리는 서로 다른 성능 목표와 제조 플로우를 가진 관련 노드 변형을 제공할 수 있다.
따라서 A10 또는 A11이라는 해석은 전망으로 남아야 한다. 이를 공식 제품 발표로 취급하면 현재 확보된 증거를 과장하게 된다.
일정 자체도 바뀔 수 있다. 반도체 로드맵은 계획 도구이며, 양산 시점은 장비 준비 상태, 공정 수율, 고객 일정, 시장 수요에 따라 달라진다.
대형 마스크 프로그램에는 더 큰 불확실성이 따른다. 여러 공급업체가 조율된 일정에 맞춰 장비와 소재를 공급해야 하며, 고객도 설계 인프라를 조정해야 한다.
Samsung의 참여는 그 생태계의 상업적 근거를 강화한다. Intel의 지원은 직접적인 High-NA 경험을 보유한 또 다른 로직 제조사를 더한다.
폭넓은 참여는 개발 비용을 분산시키고 공급업체가 호환 제품을 구축할 이유를 더할 수 있다. 그렇다고 모든 구성 요소가 2033년까지 양산 준비 상태에 도달한다고 보장하지는 않는다.
가장 신뢰할 수 있는 해석은 더 좁다. TSMC는 2030년을 High-NA가 자사의 대량 생산 도구 상자에 포함되는 시점으로 제시했다.
회사는 그 시점 이후 도입이 확대될 것으로 예상한다. 또한 기존 마스크가 첫 단계에는 충분하며, 더 큰 마스크가 장기적 경로를 제공한다고 본다.
이는 의미 있는 약속이지만, 아직 완전한 공정 발표는 아니다. 고객은 새 플랫폼을 중심으로 주요 제품을 설계하기 전에 훨씬 더 많은 세부 정보를 필요로 할 것이다.
TSMC가 너무 오래 기다렸는지를 보여줄 세 가지 신호
결과는 Intel의 양산 증거, Samsung의 2028년 메모리 목표, 그리고 TSMC가 명명된 2030년 노드를 공개하는지에 달려 있다.
첫 번째 신호는 Intel이 High-NA 개발 단계에서 반복 가능한 로직 제조로 얼마나 진전하는지다. 스캐너 설치와 실험적 패터닝은 기술적 준비 상태를 보여주지만, 파운드리 고객에게는 인증된 공정과 안정적인 생산량이 필요하다.
관련 시험대는 Intel 14A다. 그 제조 결과는 초기 High-NA 경험이 허용할 수 없는 수율 손실 없이 밀도, 사이클 타임, 공정 단순성을 개선하는지를 보여줄 것이다.
강력한 고객 약정과 실제 작동하는 제품은 TSMC에 대한 압박을 높일 것이다. 지연, 변경되는 사양 또는 제한적인 상업 채택은 기다리기로 한 TSMC의 결정을 뒷받침할 것이다.
두 번째 신호는 Samsung이 계획한 2028년 High-NA DRAM 생산이다. 메모리는 다른 워크로드를 제공하지만, 스캐너 플랫폼이 의미 있는 물량에서 신뢰성 있게 작동하는지를 드러낼 수 있다.
명명된 DRAM 세대, 인증된 생산 라인, 그리고 어떤 레이어에 High-NA를 사용하는지에 관한 세부 사항을 주시해야 한다. 이러한 공개는 Samsung의 계획을 로드맵상의 선언에서 제조 증거에 더 가까운 단계로 옮길 것이다.
성공적인 램프업은 TSMC의 2030년 시작 전에 주변 공급망도 강화할 것이다. 마스크 제조업체, 레지스트 공급업체, 검사 장비 업체, ASML은 추가적인 양산 피드백을 얻게 된다.
낮은 수율이나 지연된 시작은 TSMC가 피하고 있는 위험을 드러낼 것이다. 따라서 Samsung의 목표는 스캐너와 조기 도입의 가치를 모두 시험한다.
세 번째 신호는 TSMC가 최초 공정, 생산 거점, High-NA 레이어 전략을 명명하는 것이다. 회사는 연도를 제시했지만, 고객은 대량 생산보다 훨씬 앞서 공정 설계 키트와 엔지니어링 규칙을 필요로 한다.
공식 노드 발표는 A10, A11 또는 다른 명칭 중 무엇이 진입점이 되는지를 분명히 할 것이다. 또한 TSMC가 몇 개의 레이어로 시작하는지, 더 폭넓게 배치하는지도 보여줘야 한다.
2031년 대형 마스크 파일럿에 관한 세부 정보도 같은 수준의 관심을 받을 만하다. 공급업체의 약정과 작동하는 마스크 인프라는 2033년 양산 목표의 신뢰도를 높일 것이다.
현재 동등한 양산 플랫폼을 제공하는 경쟁 공급업체가 없기 때문에 ASML의 역할은 여전히 핵심적이다. 충분한 EXE 시스템을 공급하고 정비할 수 있는 역량은 모든 제조사의 일정에 영향을 미칠 것이다.
회사는 자사의 High-NA 플랫폼이 대량 생산을 목표로 하며 8나노미터 해상도가 가능한 광학계를 사용한다고 말한다. 실제 고객 경제성은 여전히 지속적인 팹 운영을 통해 드러날 것이다.
TSMC의 지연이 다음 리소그래피 사이클에서 선도하는지 뒤처지는지를 결론짓지는 않는다. 이는 선도 주자의 학습과 제조 인내력 사이에 통제된 비교를 만든다.
Intel과 Samsung은 이제 더 큰 통합 위험을 떠안지만, 공정, 공급업체 관계, 엔지니어링 전문성을 개발할 시간을 얻는다. TSMC는 더 이른 위험을 적게 부담하는 대신 더 늦은 학습 곡선을 받아들인다.
칩 구매자에게 실질적인 질문은 누가 가장 작은 공정 라벨을 발표하느냐가 아니다. 예측 가능한 전력, 성능, 비용, 공급 가능성을 갖춘 충분한 수의 작동 칩을 누가 제공하느냐이다.
Intel의 로직 생산, Samsung의 메모리 증산, 그리고 TSMC가 명시한 2030년 공정을 그 순서대로 살펴보자. 이러한 신호는 TSMC의 High-NA EUV 도입이 절제된 시기 조절인지, 아니면 비용이 큰 지연인지 보여줄 것이다.
