O Data Center de IA CXL da Panmnesia Leva a Disputa por Escalabilidade Além das GPUs

A Panmnesia propôs uma arquitetura de data center de IA baseada em CXL que coordena até 960 aceleradores em um único domínio coerente de execução. Desenvolvido com pesquisadores da Meta, o projeto busca fazer com que recursos distribuídos entre racks se comportem mais como componentes de um único chip de grande porte.

Essa alegação muda o debate habitual sobre infraestrutura de IA. A questão central já não é apenas qual empresa consegue construir a GPU mais rápida. É saber se centenas de aceleradores, dispositivos de memória e processadores conseguem se comunicar com previsibilidade suficiente para operar como uma única máquina.

O data center de IA CXL da Panmnesia continua sendo uma proposta arquitetural, e não uma implantação comercial em escala total documentada publicamente. Ainda assim, chega com mais credibilidade do que um anúncio conceitual típico. O projeto aparece em uma revisão convidada e revisada por pares, enquanto a Meta relatou separadamente resultados de produção de sua própria infraestrutura de memória CXL.

A proposta posiciona o Compute Express Link, ou CXL, diante de uma parte difícil do modelo atual de data centers. O CXL é um padrão aberto de interconexão que oferece suporte à comunicação coerente entre processadores, aceleradores e memória. Ele pode proporcionar acesso mais direto aos recursos do que as camadas convencionais de rede e software.

Panmnesia e Meta não argumentam que o CXL deva substituir todas as conexões Ethernet ou InfiniBand. A tese mais específica delas é mais consequente. Cargas de trabalho que exigem execução rigidamente sincronizada precisam de um caminho mais previsível entre racks do que as redes de uso geral normalmente oferecem.

A Proposta Trata o Data Center como Uma Única Unidade de Execução

Panmnesia e Meta querem estender a coordenação em nível de chip para além de servidores e racks individuais.

Grandes cargas de trabalho de IA distribuem seus cálculos entre muitos aceleradores. Esses aceleradores precisam trocar parâmetros de modelos, resultados intermediários e mensagens de sincronização durante todo um trabalho de treinamento ou inferência.

Um participante atrasado pode obrigar todos os demais dispositivos do grupo a esperar. Engenheiros frequentemente chamam esse participante atrasado de straggler. À medida que os sistemas crescem, as diferenças entre os caminhos de comunicação mais rápidos e mais lentos se tornam cada vez mais caras.

A nova arquitetura se concentra em reduzir essa variação de latência. A latência média continua importante, mas tempos de chegada previsíveis tornam-se igualmente relevantes quando centenas de dispositivos precisam concluir a mesma operação sincronizada.

De acordo com a proposta de um único chip publicada, o projeto colocaria CPUs, aceleradores e memória em um domínio CXL hierárquico. A proposta usa três elementos principais de hardware para controlar os caminhos de comunicação.

O primeiro é um switch de alta fan-out e sem bloqueio. Alta fan-out significa que uma camada de comutação pode conectar muitos dispositivos. Um projeto sem bloqueio busca impedir que conexões não relacionadas interfiram desnecessariamente umas nas outras.

O segundo componente é uma unidade de aceleração de link. Esse hardware executa funções de comunicação que, de outro modo, envolveriam mais processamento de software ou transições de protocolo.

O terceiro é um controlador de fabric. Ele gerencia o conjunto maior de recursos conectados e determina como os dispositivos são organizados, acessados e isolados.

Em conjunto, esses elementos pretendem tornar a comunicação através do fabric mais determinística. Os dispositivos continuam em placas, servidores e racks distintos, mas suas interações seguem caminhos de hardware controlados.

O sistema de referência descrito no anúncio combina uma CPU com dois aceleradores. No projeto proposto, uma CPU coordenaria 16 aceleradores, um aumento de oito vezes.

Um domínio hierárquico maior poderia incluir até 960 aceleradores. O anúncio descreve esse número como aproximadamente 13 vezes a escala de sua plataforma de referência.

A proposta também mira uma latência de comunicação de ida e volta de algumas centenas de nanossegundos para caminhos que, de outro modo, levariam microssegundos em redes convencionais. Isso representa uma redução de até uma ordem de grandeza na comparação modelada.

Esses números descrevem a arquitetura apresentada na revisão. Eles não devem ser interpretados como resultados verificados de forma independente de uma instalação de produção com 960 aceleradores.

Essa distinção importa. Um artigo de revisão pode reunir evidências existentes, princípios de projeto e uma arquitetura futura. Ele não estabelece automaticamente que todos os componentes tenham operado juntos no limite máximo proposto.

Ainda assim, a publicação estabelece uma direção técnica clara. A Panmnesia está tratando o data center completo, e não o servidor, como a unidade de projeto de hardware.

Por Que a Escalabilidade da IA se Tornou um Problema de Comunicação

Adicionar aceleradores aumenta a capacidade computacional teórica, mas cargas de trabalho sincronizadas só avançam na velocidade de sua troca necessária mais lenta.

Fornecedores de infraestrutura de IA passaram anos aumentando o desempenho dos aceleradores, a largura de banda da memória e a densidade dos racks. Esses ganhos continuam importantes. No entanto, um modelo grande raramente é executado como uma sequência isolada de cálculos em um único dispositivo.

O treinamento distribui camadas de modelo e dados por diversos aceleradores. Sistemas de inferência também dividem modelos grandes, índices de recuperação e tabelas de recomendação entre múltiplos recursos.

Cada divisão cria comunicação. Os dispositivos precisam movimentar ativações, gradientes, parâmetros e dados em cache enquanto permanecem sincronizados com o restante do trabalho.

O problema cresce mais rápido do que uma simples contagem de dispositivos sugere. Adicionar um acelerador cria mais um participante, mas também pode criar mais relações de comunicação e outra fonte potencial de atraso.

Redes de uso geral são projetadas para suportar tráfego variado e roteamento flexível. Essa flexibilidade introduz interfaces de rede, buffers, processamento de protocolo, gerenciamento de congestionamento e coordenação por software.

Esses recursos tornam Ethernet e InfiniBand úteis em grandes instalações. Eles também criam variação de tempo que trabalhos de IA rigidamente sincronizados precisam absorver.

Dentro de um rack moderno de aceleradores, os fornecedores já utilizam links especializados de scale-up para reduzir essas penalidades. A Nvidia usa NVLink e NVLink Switch em sistemas compatíveis. O setor também está desenvolvendo o UALink como uma conexão aberta de scale-up para aceleradores.

Essas tecnologias se concentram em acoplar rigidamente dispositivos dentro de um domínio físico limitado. O CXL se desenvolveu em torno de conexões coerentes entre processadores, aceleradores e memória, incluindo expansão, pooling e compartilhamento de memória.

O projeto da Panmnesia estende esse modelo coerente para mais longe. Seu principal adversário não é uma empresa específica de chips. É o caminho de scale-out coordenado por software e baseado em rede, usado quando trabalho rigidamente acoplado atravessa os limites entre racks.

Isso não torna o Ethernet obsoleto. Redes de scale-out continuam essenciais para armazenamento, conectividade em toda a instalação, comunicação de serviços e cargas de trabalho que toleram sincronização menos rígida.

O conflito diz respeito ao caminho computacional. A Panmnesia argumenta que cópias repetidas de dados e intervenção de software não deveriam ficar entre dispositivos que participam de uma mesma operação rigidamente sincronizada.

A experiência de produção da Meta dá um contexto prático a esse argumento. A empresa desenvolveu o Vistara, uma plataforma personalizada de expansão de memória CXL que abrange silício, firmware, suporte ao sistema operacional e implantação na frota.

A Meta afirma que o Vistara operou em serviços de produção, incluindo inferência distribuída de machine learning, bancos de dados, caches, processamento de big data e sistemas de build. Um resumo do deploy do Vistara do CXL Consortium relata até 25% menos servidores para inferência desagregada.

O mesmo resumo informa uma redução de 29% na latência média de caches distribuídos. Esses são resultados de produção relatados pela Meta, e não benchmarks do projeto completo da Panmnesia com 960 aceleradores.

Ainda assim, eles mostram por que o CXL foi além da discussão de laboratório. Hyperscalers agora têm evidências de que a expansão coerente de memória pode afetar a quantidade de servidores e a latência dos serviços.

A pressão comercial recai sobre vários grupos. Fornecedores de aceleradores precisam demonstrar que seus sistemas utilizam dispositivos caros com eficiência. Operadores de nuvem precisam reduzir a capacidade ociosa de memória e computação. Fornecedores de interconexão precisam entregar comunicação previsível sem criar uma ilha proprietária inflexível.

Para compradores corporativos, a questão acaba chegando ao planejamento de capacidade. Um sistema que aloca memória independentemente dos aceleradores pode reduzir a necessidade de comprar outro servidor completo apenas porque um recurso atingiu seu limite.

Como o Data Center de IA CXL da Panmnesia Controla a Latência

O CXL fornece comunicação coerente, mas o mecanismo da Panmnesia depende do controle de rotas, buffers e hierarquia em torno do padrão.

O CXL opera sobre a base física do PCI Express, adicionando protocolos para acesso coerente à memória e ao cache. A coerência permite que componentes conectados mantenham uma visão consistente dos dados compartilhados.

Essa capacidade é necessária para uma execução semelhante à de um único chip, mas não é suficiente. Um padrão pode definir como os dispositivos se comunicam sem garantir atraso igual em todos os projetos de sistema possíveis.

Um fabric de grande porte introduz switches, filas, controladores, conflitos de tráfego e rotas de diferentes comprimentos. Cada elemento pode aumentar a latência média ou ampliar a diferença entre solicitações individuais.

Por isso, a proposta da Panmnesia enfatiza a variabilidade limitada da latência. A arquitetura tenta tornar as rotas e o comportamento do hardware previsíveis antes que uma carga de trabalho sincronizada comece a esperar por eles.

Seu switch de alta fan-out amplia o número de dispositivos organizados diretamente. Uma estrutura de comutação sem bloqueio busca preservar caminhos simultâneos quando os padrões de tráfego permitem.

A unidade de aceleração de link transfere parte do trabalho de comunicação para o hardware. Isso pode reduzir a intervenção do sistema operacional e evitar algumas transferências repetidas entre buffers gerenciados por software.

O controlador de fabric organiza os recursos em grupos hierárquicos. Em vez de tratar cada dispositivo como um endpoint igualmente distante, o projeto aplica princípios de posicionamento semelhantes aos blocos dentro de um chip.

Componentes que se comunicam com frequência podem ocupar regiões lógicas próximas. Conexões mais amplas então unem essas regiões em um domínio maior.

Essa hierarquia é importante porque a distância física tem consequências. Links elétricos perdem qualidade de sinal em trajetos mais longos, e retimers ou estágios adicionais de comutação podem acrescentar atraso.

A revisão propõe conexões ópticas para o maior alcance entre partes do fabric. O CXL-over-optics preservaria o modelo de comunicação CXL enquanto transporta sinais para mais longe do que trilhas ou cabos elétricos comuns permitem.

O transporte óptico não elimina filas, congestionamento, falhas ou sobrecarga de controladores. Ele resolve o alcance físico e o transporte de sinal, deixando o restante da arquitetura responsável por uma execução previsível.

O padrão do setor também está avançando. A especificação oficial do CXL 4.0 dobra a taxa de dados para 128 GT/s, oferece suporte a portas agrupadas e adiciona recursos de confiabilidade de memória.

O avanço da especificação oferece aos implementadores mais largura de banda e flexibilidade de projeto. Ele não garante que produtos de fornecedores diferentes alcançarão latência idêntica ou interoperarão sem falhas na escala de um data center.

A Panmnesia vem construindo as camadas inferiores necessárias para testar sua tese. A empresa apresentou um controlador CXL baseado em silício e um switch de roteamento baseado em portas na ISCA 2026.

O roteamento baseado em portas direciona o tráfego de acordo com os identificadores de porta dos dispositivos. Ele permite topologias mais flexíveis do que o roteamento hierárquico em árvore associado ao PCIe e às primeiras implementações de CXL.

A Panmnesia afirma que seu controlador e switch otimizados mantiveram o acesso à memória em uma classe de latência semelhante, ao mesmo tempo que estenderam as conexões por dezenas de servidores. Os resultados em silício publicados pela empresa foram apresentados na trilha industrial da ISCA em 29 de junho.

Esses resultados sustentam mecanismos individuais por trás da arquitetura mais ampla. Eles não estabelecem que todo o projeto do data center tenha alcançado prontidão comercial.

Essa evidência em camadas ainda é relevante. Muitos anúncios de infraestrutura passam diretamente de um diagrama para uma ampla alegação de implantação. A Panmnesia pode apontar para silício de controlador, uma implementação de switch, frameworks anteriores de sistema completo e a experiência de produção independente da Meta.

A etapa que falta é a integração na escala anunciada. Hardware, firmware, sistemas operacionais, software de orquestração, links ópticos e gerenciamento de falhas precisam funcionar juntos sob carga sustentada.

O CXL Desafia Proporções Fixas de Servidor, Não Apenas a Latência de Rede

A arquitetura também enfrenta o desperdício de recursos criado quando computação e memória são adquiridas como pacotes fixos de servidor.

Um servidor de IA contém uma combinação específica de CPUs, aceleradores, memória local e rede. Essa combinação não consegue corresponder perfeitamente a todas as cargas de trabalho.

Um serviço pode precisar de ampla capacidade de computação em aceleradores, mas de capacidade modesta. Outro pode manter enormes tabelas de embeddings ou índices de recuperação enquanto usa relativamente pouca capacidade aritmética.

Operadores frequentemente respondem a uma escassez de memória adicionando outro servidor ou acelerador completo. A nova máquina fornece memória, mas também introduz capacidade computacional de que a carga de trabalho talvez não precise.

O pooling de memória com CXL separa essas decisões de compra. Um pool de memória pode atender vários hosts, enquanto o software aloca capacidade de acordo com a demanda variável.

A Panmnesia explorou esse modelo em trabalhos anteriores de aplicação com CXL. Seu framework de sistema completo conectou CPUs CXL, GPUs, expansores de memória e sistemas de switch.

Em testes de aplicações CXL relatados pela empresa, a Panmnesia colocou um banco de dados de recuperação em um grande pool de memória enquanto executava inferência de modelos de linguagem em recursos de GPU. A empresa relatou mais de seis vezes o desempenho de sua comparação baseada em SSD.

Esse resultado é um benchmark de fornecedor com uma configuração específica. Ele não deve ser generalizado para todos os sistemas de recuperação, dispositivos de armazenamento ou produtos CXL.

Ainda assim, o caso de uso é concreto. A geração aumentada por recuperação, ou RAG, recupera documentos relevantes antes que um modelo de linguagem gere sua resposta. Grandes índices vetoriais podem consumir muito mais capacidade do que um acelerador fornece.

Colocar o índice em memória compartilhada pode reduzir o acesso a armazenamento mais lento. Isso também pode permitir que vários recursos computacionais usem uma camada de capacidade gerenciada centralmente.

A mesma lógica se aplica a sistemas de recomendação. Grandes tabelas de embeddings podem exigir memória substancial, mas nem sempre justificam a adição de GPUs em proporções fixas.

O trabalho Vistara da Meta mostra outra variação. A empresa usa CXL para conectar memória DDR4 mais antiga a servidores mais novos projetados em torno de processadores DDR5.

Reutilizar memória pode reduzir a pressão por substituição de hardware e prolongar a vida útil de componentes existentes. Isso também introduz desafios de engenharia relacionados à confiabilidade, camadas de desempenho, firmware e gerenciamento de frota.

A mudança mais ampla é da composição de servidores para a composição de recursos. Operadores selecionam a quantidade de computação, memória e aceleração exigida por uma carga de trabalho, em vez de aceitar a proporção embutida em uma máquina.

Se esse modelo funcionar entre fornecedores, os compradores ganham mais poder de negociação. Memória, processadores e aceleradores podem evoluir em ciclos separados de substituição.

Se permanecer limitado a implementações proprietárias, hyperscalers poderão se beneficiar enquanto empresas comuns enfrentarão mais uma coleção de plataformas incompatíveis.

Por isso, o status do CXL como padrão aberto é importante. Ele cria uma base técnica compartilhada para processadores, dispositivos de memória, switches e software de gerenciamento.

A abertura no nível do protocolo não cria automaticamente um mercado competitivo de produtos. Os compradores ainda precisam de dispositivos validados, interfaces de gerenciamento consistentes, controles de segurança e interoperabilidade confiável.

É aqui que a posição da Panmnesia se torna interessante. A empresa não está tentando competir diretamente com Nvidia, AMD ou aceleradores personalizados de hyperscalers em computação bruta.

Ela vende a camada de conexão que determina a eficiência com que esses dispositivos operam juntos. Essa camada se torna mais valiosa à medida que os compradores combinam aceleradores, conectam pools maiores de memória e exigem maior utilização.

As Maiores Alegações Ainda Precisam de Provas em Nível de Sistema

Uma arquitetura publicada e silício funcional reduzem a incerteza técnica, mas não resolvem confiabilidade, segurança ou economia de implantação.

A primeira incerteza é a escala. A Panmnesia afirma ter implementado e validado componentes centrais e, em seguida, preparado-os para fornecimento comercial.

A empresa não documentou publicamente uma instalação de produção em que 960 aceleradores operem como um domínio coerente sob cargas sustentadas de clientes. Os leitores devem separar a configuração máxima da arquitetura de uma implantação observada.

A segunda incerteza é a contenção de falhas. Um domínio de execução maior pode melhorar o compartilhamento, mas também cria mais relações que o software de infraestrutura precisa monitorar.

A proposta afirma que hardware com falha poderia ser substituído no nível do dispositivo, em vez de substituir um servidor inteiro. Essa unidade de substituição mais granular pode reduzir desperdícios e melhorar a manutenção.

No entanto, os operadores também precisam de evidências de que a falha de um dispositivo não pode corromper o estado compartilhado nem paralisar uma parte muito maior do fabric. O comportamento de recuperação importa tanto quanto a latência no caminho normal.

A terceira incerteza é o congestionamento. Projetos de switch sem bloqueio reduzem certos conflitos, mas cargas de trabalho reais de IA podem criar padrões concentrados de tráfego.

Muitos aceleradores podem solicitar a mesma região de memória ou se comunicar durante a mesma fase de sincronização. Algumas centenas de nanossegundos em condições controladas não garantem o mesmo resultado durante a contenção máxima.

A quarta questão é a hierarquia de memória. A memória remota compartilhada pode oferecer maior capacidade, mas não reproduz todas as propriedades da memória local de alta largura de banda.

A HBM fica próxima de um acelerador e fornece largura de banda adequada a cálculos intensivos de modelos. A memória CXL pode complementar essa camada, especialmente para dados que exigem muita capacidade, mas não pode simplesmente substituir a HBM em todas as operações.

A arquitetura, portanto, exige posicionamento inteligente. Dados acessados com frequência e sensíveis à latência devem permanecer próximos ao acelerador. Dados maiores ou menos sensíveis ao tempo podem ocupar a capacidade compartilhada.

O software precisa compreender essas diferenças. Caso contrário, um espaço de memória teoricamente maior pode produzir desempenho inconsistente nas aplicações.

A quinta incerteza é a segurança. Estender o acesso coerente entre racks aumenta a importância de isolamento, controle de acesso, criptografia e gerenciamento do fabric.

Um erro de configuração em uma rede convencional pode expor um serviço. Um erro em um fabric de memória compartilhada pode afetar o acesso direto a dados usados por vários dispositivos.

O CXL inclui recursos de segurança e confiabilidade, e revisões mais novas continuam a aprimorá-los. Os compradores de produção ainda exigirão validação em silício, firmware, software de gerenciamento e procedimentos operacionais.

A energia é outra questão em aberto. Um pool de recursos mais eficiente pode reduzir servidores desnecessários e melhorar a utilização do hardware.

No entanto, switches, retimers, módulos ópticos, controladores e sistemas de memória maiores consomem energia. A métrica relevante é a energia total por carga de trabalho concluída, não a classificação de potência de um componente.

A incerteza final é econômica. A arquitetura da Panmnesia promete menos recursos ociosos e substituição mais granular.

Essas economias precisam superar o custo de novos switches, controladores, componentes ópticos, integração, validação e treinamento operacional. Hyperscalers podem amortizar engenharia personalizada em frotas enormes, enquanto operadores menores enfrentam limites diferentes.

É por isso que o envolvimento da Meta importa sem servir como um endosso geral. A Meta contribui com experiência de sistemas implantados em uma infraestrutura vasta.

Suas evidências mostram que a expansão de memória CXL pode gerar valor em produção. Elas não provam que cada elemento do domínio entre racks proposto pela Panmnesia alcançará a mesma maturidade.

A leitura responsável não é nem a rejeição nem a aceitação. A Panmnesia conectou um problema crível, um padrão aberto, componentes implementados e evidências operacionais em hiperescala em uma única arquitetura.

O trabalho restante é mostrar que essas partes mantêm suas vantagens quando combinadas em escala total.

Três Sinais Mostrarão se a Arquitetura Pode Ser Implantada

A próxima fase deve substituir máximos arquiteturais por evidências repetíveis de carga de trabalho, interoperabilidade e clientes.

O primeiro sinal é uma demonstração de rack completo ou de múltiplos racks executando uma carga de trabalho de IA reconhecida. A Panmnesia deve divulgar a quantidade de aceleradores, a topologia, a configuração de memória, a pilha de software e as condições de tráfego.

Os resultados mais úteis incluiriam latência de cauda, throughput, utilização, consumo de energia e tempo de recuperação. A latência média por si só não testaria a promessa central da proposta de execução previsível.

Uma demonstração próxima do domínio proposto de 960 aceleradores apoiaria fortemente a tese de um único chip. Uma demonstração muito menor ainda ajudaria, desde que a empresa explique como seus resultados escalam.

O segundo sinal é a interoperabilidade entre fornecedores. Uma arquitetura CXL aberta torna-se comercialmente significativa quando processadores, aceleradores, dispositivos de memória, switches e ferramentas de gerenciamento de diferentes fornecedores funcionam juntos.

Os testes devem incluir operação de longa duração, injeção de erros, atualizações de firmware, substituição de dispositivos e isolamento de segurança. Uma implantação bem-sucedida com vários fornecedores fortaleceria o argumento da Panmnesia contra ilhas de infraestrutura proprietária.

Problemas persistentes de compatibilidade o enfraqueceriam. Os compradores não querem flexibilidade de recursos ao preço de um processo de qualificação excepcionalmente frágil.

O terceiro sinal é um cliente de produção identificado ou uma implantação de prova de conceito. A Panmnesia afirmou que seus componentes centrais estão avançando para fornecimento comercial.

Um teste com cliente deve revelar se recursos compartilhados reduzem o número total de servidores ou aceleradores necessários para um serviço real. Ele também deve mostrar se as economias operacionais sobrevivem ao custo adicional do fabric.

A SK Telecom é um teste relevante. As duas empresas haviam concordado anteriormente em desenvolver e validar um rack de IA baseado em CXL usando modelos reais, medindo utilização de GPU, utilização de memória, latência e throughput.

Os resultados desse esforço conectariam o trabalho de componentes da Panmnesia aos requisitos operacionais de um construtor de data center. Medições públicas teriam mais peso do que outro diagrama arquitetural.

Esses sinais também esclarecerão onde o CXL se encaixa ao lado de Ethernet, InfiniBand, NVLink e UALink. O resultado provável é uma infraestrutura em camadas, não uma conexão universal.

Links locais de aceleradores podem atender à comunicação mais sensível à largura de banda. O CXL pode organizar memória coerente e recursos de scale-up. Ethernet ou InfiniBand podem continuar lidando com tráfego mais amplo de scale-out.

A contribuição da Panmnesia é defender que a camada coerente deve se estender muito além do que ocorre hoje. Trata-se de uma aposta técnica e comercial na previsibilidade.

Para desenvolvedores, o resultado pode mudar a forma como grandes modelos e sistemas de recuperação de informação alocam memória. As aplicações poderiam tratar a capacidade como um recurso de infraestrutura gerenciado, em vez de um limite rígido ao redor de cada servidor.

Para compradores corporativos, o valor viria de maior utilização e ciclos de atualização mais independentes. Esses benefícios continuam condicionados à capacidade das ferramentas de gestão de tornar compreensível a topologia adicional.

As equipes de engenharia precisarão preservar resultados de benchmarks, decisões de configuração, registros de incidentes e conclusões sobre compatibilidade à medida que esses sistemas evoluem. Uma base de conhecimento pesquisável pode ajudar as equipes a conectar essas evidências operacionais entre documentos técnicos locais.

A proposta de data center de IA com CXL da Panmnesia merece atenção porque desloca o debate sobre escalabilidade da velocidade dos componentes para a coordenação do sistema. Ela também estabelece um padrão mensurável para seu próprio sucesso.

Fique atento a um teste de carga de trabalho em múltiplos racks, à interoperabilidade entre fornecedores e a uma implantação em produção identificada. Se os três chegarem com dados reproduzíveis, o data center poderá começar a se comportar menos como uma rede de máquinas e mais como um único computador cuidadosamente organizado.