Marvell Structera X CXL 3.2 Expande a Memória para IA, mas Capacidade é Apenas Metade da Batalha

A Marvell apresentou dois controladores Structera X CXL 3.2 com seis canais de memória, conectividade para quatro hosts e até 9 TB de memória física. O lançamento do Marvell Structera X CXL 3.2 mira uma restrição crescente na inferência: aceleradores só podem processar tokens quando há memória utilizável suficiente ao seu redor.

O Structera X 3406 oferece suporte a DDR4, enquanto o Structera X 3506 oferece suporte a DDR5. Ambos se conectam via PCIe 6.0 e devem começar a ser distribuídos como amostras durante o primeiro trimestre de 2027. A Marvell afirma que os produtos podem melhorar o tempo até o primeiro token e ampliar os comprimentos de contexto suportados em comparação com a geração anterior.

Essa comparação, porém, abrange apenas o lado do hardware. Astera Labs, Montage Technology, Meta e outros fornecedores também avançam em projetos de memória CXL. A disputa está passando de quem consegue conectar mais memória para quem consegue transformar capacidade compartilhada e mais lenta em desempenho previsível para aplicações.

Marvell Structera X CXL 3.2 Adiciona Seis Canais de Memória

A Marvell está ampliando a capacidade, a largura de banda de host e a taxa de compressão dentro de uma mesma geração de controladores.

O lançamento do Structera X abrange dois expansores de memória de segunda geração. Um expansor de memória é um controlador que permite a um processador acessar memória adicional por meio de uma interconexão externa, em vez de seus canais nativos de memória.

O Structera X 3406 disponibiliza seis canais DDR4 e suporta três DIMMs por canal. Um DIMM é o módulo removível que contém chips de DRAM em um servidor. Com 18 slots RDIMM, a Marvell afirma que um controlador pode suportar até 9 TB de DDR4.

O Structera X 3506 combina seis canais DDR5 com dois DIMMs por canal. Seus 12 slots RDIMM suportam até 6 TB de DDR5, segundo a Marvell. Os limites distintos refletem as configurações dos controladores e as tecnologias de memória, não uma alegação de que o DDR4 seja inerentemente mais capaz.

Ambos os produtos passam de CXL 2.0 sobre PCIe 5.0 para CXL 3.2 sobre PCIe 6.0. CXL, ou Compute Express Link, é uma interconexão coerente que permite aos processadores acessar dispositivos e memória conectados com semântica de carregamento e armazenamento.

O novo link suporta até 256 GB por segundo de largura de banda agregada de host em uma conexão PCIe 6.0 x16. Isso representa o dobro dos 128 GB por segundo declarados para a geração anterior da Marvell. Os controladores também podem dividir a conectividade entre até quatro hosts, permitindo que vários sistemas acessem a capacidade por trás de um único dispositivo.

A quantidade de canais importa porque um controlador precisa de largura de banda de backend suficiente para atender ao link de host mais rápido. A Marvell aumentou o número de canais de memória de quatro para seis, uma alta de 50%. A empresa manteve ambos os controladores em um processo de fabricação de 5 nanômetros.

A Marvell também elevou a taxa de compressão e descompressão LZ4 em linha para 250 GB por segundo. LZ4 é um formato de compressão de baixa latência que troca parte da densidade de compressão por velocidade. A nova taxa é cinco vezes maior que a declarada para a geração anterior.

Segundo a Marvell, a compressão pode fornecer de duas a três vezes a capacidade efetiva disponível a partir da DRAM instalada. Esse resultado depende dos dados, pois páginas já comprimidas ou irregulares não encolhem como as repetitivas.

O anúncio também introduz recursos ampliados de segurança e confiabilidade. A Marvell lista Caliptra 2.0, criptografia de memória AES-256, CXL Integrity and Data Encryption e criptografia pós-quântica entre as proteções suportadas. Seu sistema de confiabilidade StructGuard adiciona correção de erros voltada à proteção contra falhas de dispositivos DRAM.

Essas mudanças tornam o lançamento mais do que uma atualização rotineira de padrões. O controlador precisa alimentar seis canais de memória, processar compressão próximo à taxa de linha, proteger dados e coordenar o acesso de vários hosts. Cada função adicional também cria outra área que os operadores precisam validar antes da implantação.

A Marvell planeja demonstrar os dispositivos no OCP Global Summit de 2026. No entanto, não se espera a distribuição de amostras antes do início de 2027. Portanto, o anúncio descreve um componente futuro, não um hardware que a maioria dos clientes possa comprar e implantar hoje.

Por Que a Inferência de IA Precisa de Mais do Que Memória de Acelerador

O alvo imediato não é apenas o armazenamento do modelo, mas o estado de trabalho crescente criado pela inferência simultânea e de contexto longo.

Durante a inferência, um transformer armazena tensores de chave e valor gerados a partir de tokens processados anteriormente. Esse cache KV evita que o sistema recalcule o mesmo estado de atenção a cada etapa de decodificação.

A demanda por cache KV cresce com o comprimento do contexto, o tamanho do lote, a estrutura do modelo e o número de solicitações ativas. Portanto, prompts mais longos consomem memória antes que o modelo gere uma única resposta. Fluxos de trabalho de agentes adicionam mais pressão porque mantêm históricos, usam ferramentas, recuperam documentos e atendem muitas sessões.

A memória de alta largura de banda, ou HBM, continua sendo o local preferido para dados que um acelerador precisa acessar imediatamente. Sua largura de banda é muito maior do que a da DRAM comum de servidor ou da memória conectada via CXL. No entanto, a capacidade de HBM é limitada, fisicamente próxima ao processador e difícil de expandir após a implantação.

Os operadores podem responder reduzindo tamanhos de lote, encurtando contextos, recalculando estados descartados ou movendo dados menos acessados para outro lugar. Cada escolha pode reduzir a utilização ou aumentar a latência. A memória adicional se torna valiosa quando mantém aceleradores caros trabalhando em tokens, em vez de esperando por dados.

A Marvell posiciona o Structera X como uma camada adicional para esse estado. O controlador não transforma DDR4 ou DDR5 em HBM. Ele cria um pool maior no qual dados selecionados podem permanecer endereçáveis por byte e mais próximos do que no armazenamento convencional.

A empresa afirma que os novos controladores oferecem um tempo até o primeiro token até 40% a 50% mais rápido em um comprimento de contexto equivalente. O tempo até o primeiro token mede o atraso entre o envio de um prompt e o recebimento do primeiro token gerado.

A Marvell também afirma oferecer suporte a janelas de contexto até duas vezes maiores com latência equivalente. Para modelos de recomendação de deep learning, ela relata até o dobro de consultas por segundo e duas a três vezes a capacidade efetiva de tabelas de embeddings.

Esses números são alegações do fornecedor baseadas em configurações não especificadas no anúncio público. A Marvell não publicou detalhes suficientes sobre carga de trabalho, software, processador ou linha de base para que leitores possam reproduzi-los. Eles devem ser tratados como metas de produto até que surjam testes independentes de sistemas.

Ainda assim, a demanda subjacente é plausível. Pesquisas sobre pooling de memória CXL identificam uma lacuna de capacidade quando prompts longos e inferência multilocatária excedem a HBM disponível. A análise compara o pooling CXL com recomputação e descarregamento convencional para DDR, em vez de tratar memória adicional como um acelerador universal.

A distinção é importante. Uma camada de memória maior pode evitar falhas causadas por capacidade e reduzir recomputação desnecessária. Ela não pode eliminar a diferença de largura de banda entre HBM e DRAM externa.

Isso torna a política de posicionamento central para o desempenho. Páginas acessadas com frequência devem permanecer na memória mais rápida, enquanto páginas menos acessadas podem migrar para a camada CXL. Se o software as classificar mal, um servidor pode ganhar terabytes de capacidade e, ao mesmo tempo, perder velocidade de aplicação.

A mesma questão aparece além dos modelos de linguagem. Sistemas de recomendação mantêm grandes tabelas de embeddings cujas entradas recebem níveis desiguais de tráfego. Bancos de dados e mecanismos de análise também separam conjuntos de trabalho quentes de capacidades menos acessadas. O Structera X visa essas cargas de trabalho limitadas por memória, além do atendimento de LLMs.

O lançamento, portanto, reflete uma mudança mais ampla na infraestrutura de IA. Os aceleradores continuam sendo os mecanismos visíveis de computação, mas a capacidade e a movimentação de memória determinam cada vez mais quanto trabalho útil esses mecanismos concluem.

Seis Canais Aumentam a Pressão Sobre Rivais de Quatro Canais

A vantagem de hardware mais clara da Marvell é a densidade por controlador, enquanto concorrentes mantêm diferentes pontos fortes em prontidão de implantação e arquitetura.

A Astera Labs já lista produtos CXL 3.2 em sua família Leo. Seus controladores Leo 2 suportam quatro canais de DDR4 ou DDR5, conectividade PCIe 6.0 e expansão de memória. A série P também suporta pooling e compartilhamento.

A placa adicional A2000 da Astera oferece oito slots DDR5 RDIMM ou 12 slots DDR4. Sua arquitetura dá aos integradores de sistemas uma opção de placa completa, em vez de apenas um componente controlador. O projeto anunciado de seis canais da Marvell suporta 50% mais canais de backend por controlador.

Essa diferença pode reduzir a quantidade de controladores para determinada quantidade de DRAM conectada. Menos controladores podem simplificar o projeto da placa e potencialmente reduzir energia, espaço e custo. Os benefícios reais do sistema dependerão de encapsulamento, térmica, velocidade de memória, topologia e qualificação.

A Montage Technology apresenta outra comparação. Em julho de 2026, a empresa anunciou a produção experimental de um controlador CXL 3.2 com dois canais DDR5, velocidades de até 8.000 MT por segundo e suporte a PCIe 6.x.

A Montage afirmou que seu controlador havia sido integrado a produtos de próxima geração da Samsung e da SK hynix, com a validação inicial concluída. Também descreveu alinhamento com plataformas Intel Xeon e AMD EPYC. Essas declarações sobre o ecossistema importam porque a interoperabilidade pode determinar se um novo dispositivo de memória passa da demonstração à produção.

A Marvell tem sua própria base de implantação. A empresa afirma que seus controladores Structera X 2404 e 2504 de primeira geração já estão sendo enviados a clientes hyperscale. A nova geração usa a pilha de software existente e integrações de ecossistema, o que poderia encurtar a qualificação.

Os dispositivos de primeira geração oferecem quatro canais de memória e conectividade CXL 2.0. O 2404 voltado a DDR4 aceita três DIMMs por canal, enquanto o 2504 voltado a DDR5 suporta dois. Suas especificações de produto também incluem compressão em linha, criptografia e até 200 GB por segundo de largura de banda de memória.

Hyperscalers também podem construir dispositivos personalizados em vez de comprar silício de fornecedores. O projeto Vistara da Meta, por exemplo, conecta memória DDR4 recuperada a servidores baseados em processadores mais novos. Essa abordagem permite que um operador ajuste hardware e software à sua frota, mas o chip resultante não está disponível para clientes comuns de data centers.

A Marvell compete tanto com controladores de fornecedores quanto com alternativas projetadas por hyperscalers. Sua arquitetura de seis canais oferece aos fabricantes de sistemas uma opção de propósito geral mais densa. Um projeto personalizado ainda pode vencer quando a escala da frota justifica uma otimização mais profunda.

A disputa principal é, portanto, arquitetural: máxima memória por trás de cada controlador versus a maturidade da plataforma ao redor. A Marvell lidera sua comparação pública com seis canais, suporte a quatro hosts e compressão. Os rivais podem responder por meio de placas disponíveis, plataformas validadas, software ou projetos menos complexos.

Ainda não há evidência pública que estabeleça um vencedor universal. Os produtos da Marvell não chegaram à janela declarada para distribuição de amostras, enquanto dispositivos CXL 3.2 concorrentes ocupam diferentes estágios de comercialização. Os compradores compararão sistemas concluídos, não especificações isoladas de controladores.

A Compressão Torna a Capacidade Elástica, Não Gratuita

O Structera X pode expor muito mais memória efetiva, mas o benefício varia conforme a compressibilidade dos dados e o comportamento de acesso.

A promessa de duas a três vezes mais capacidade efetiva vem do processamento do conteúdo da memória pelo mecanismo LZ4 do controlador. Se uma página for comprimida para metade do tamanho original, a mesma DRAM física poderá armazenar aproximadamente o dobro de dados lógicos, antes dos metadados e da sobrecarga operacional.

Esse mecanismo pode ser útil para embeddings esparsos, valores repetidos e outras estruturas compressíveis. Ele contribuirá menos quando as páginas contiverem dados criptografados, comprimidos ou altamente irregulares. A proporção útil também pode mudar ao longo do ciclo de vida de uma carga de trabalho.

A compressão adiciona trabalho a cada acesso afetado. A resposta da Marvell é um throughput maior do mecanismo, que, segundo a empresa, consegue acompanhar a interface PCIe 6.0. Ainda assim, o throughput por si só não descreve a latência de cauda, a contenção nem o comportamento quando as taxas de compressão variam entre páginas.

O controlador também precisa manter mapeamentos entre endereços lógicos e localizações físicas comprimidas. A correção de erros e a criptografia operam junto desse mapeamento. O acesso multi-host adiciona outra camada de coordenação quando vários sistemas compartilham a capacidade.

Essas funções explicam por que o número de 250 GB por segundo de compressão importa. Um mecanismo mais lento poderia se tornar um gargalo mesmo quando o link do host e os canais de DRAM tivessem largura de banda disponível. Igualar taxas de pico não garante que cargas de trabalho mistas terão o mesmo resultado.

O design de quatro hosts da Marvell faz da utilização outra parte do argumento. A memória ociosa atrás de um servidor normalmente não pode ajudar outro servidor diante de um pico temporário. A capacidade CXL compartilhada permite que operadores aloquem um pool entre hosts, em vez de superdimensionar cada máquina para o pior caso.

Essa vantagem depende de orquestração. O software precisa decidir qual host recebe capacidade, como as páginas se movem e o que acontece durante falhas ou mudanças na demanda. O hardware pode expor memória compartilhada sem saber qual aplicação deve usá-la.

O CXL 3.2 acrescenta refinamentos de gerenciamento, confiabilidade e segurança às principais capacidades de fabric introduzidas com o CXL 3.0. O PCIe 6.0 dobra a taxa de sinalização por lane em comparação com a base PCIe 5.0 usada pelo CXL 2.0. Ele também passa a usar modulação de amplitude de pulso com quatro níveis e unidades de controle de fluxo de tamanho fixo.

Essas mudanças aumentam a largura de banda do link, mas não tornam a memória conectada idêntica à DRAM local. As solicitações ainda passam por um controlador e um link externo. Compressão, criptografia, compartilhamento e comutação podem acrescentar mais trabalho ao caminho.

Portanto, o design da Marvell deve ser entendido como infraestrutura de capacidade com suporte de largura de banda, e não como substituto para cada acesso à memória local. O padrão de implantação mais forte mantém os dados sensíveis à latência próximos ao processamento e coloca dados menos acessados na camada expandida.

Para inferência, isso pode significar manter dados de atenção ativos em HBM enquanto blocos de KV-cache reutilizáveis ou menos urgentes são transferidos para DRAM conectada por CXL. Para recomendações, embeddings solicitados com frequência poderiam permanecer locais, enquanto a cauda longa ocuparia a capacidade expandida.

O sucesso depende de a aplicação expor localidade suficiente. Cargas de trabalho com regiões quentes e frias bem definidas podem se beneficiar da hierarquização. Cargas de trabalho que acessam uniformemente um grande conjunto de dados sentirão a camada mais lenta com maior frequência.

A mesma cautela se aplica às alegações sobre comprimento de contexto. Suportar o dobro de contexto com uma latência declarada só é útil quando todo o serviço atende às metas de resposta. Um máximo maior não aumenta automaticamente o throughput sob tráfego concorrente de produção.

A Hierarquização por Software É o Teste Mais Difícil

A principal incerteza é se sistemas reais conseguem posicionar os dados bem o suficiente para transformar capacidade adicional em desempenho de inferência consistente.

A memória CXL introduz características de acesso não uniformes. DRAM local, HBM de aceleradores, DRAM conectada e armazenamento oferecem, cada um, capacidade, largura de banda e latência diferentes. As aplicações precisam de políticas que entendam essas diferenças.

Os sistemas operacionais já expõem parte da memória CXL como um nó NUMA separado. NUMA, ou acesso não uniforme à memória, descreve um sistema em que o tempo de acesso depende da localização da memória. O posicionamento básico pode mover páginas menos acessadas para longe da DRAM local, mas cargas de trabalho variáveis complicam essa decisão.

Uma página que estava pouco acessada há alguns segundos pode se tornar importante após uma nova consulta ou uma tendência de recomendações. Movê-la de volta consome largura de banda e tempo. Movimentação excessiva pode eliminar o benefício de uma camada maior.

Pesquisas recentes ilustram o problema. O projeto xTier usa aprendizado de máquina no kernel para classificar páginas e ajustar a amostragem à medida que as fases da carga de trabalho mudam. Seus autores avaliaram seis cargas de trabalho limitadas por memória em diversas proporções entre memória local e CXL.

Em proporções de 1:15 ou mais, o xTier foi o mais rápido em 14 das 18 configurações relatadas. Ele também moveu menos páginas do que os sistemas comparados, em média. Esses resultados sugerem que uma hierarquização mais inteligente pode tornar a capacidade CXL mais prática, ao mesmo tempo que confirmam que o posicionamento continua sendo um problema ativo de pesquisa.

Outro estudo de 2026 sobre máquinas virtuais em nuvem relatou grandes diferenças de desempenho entre memória CXL remota e memória local. Os autores associaram essas diferenças à variação das cargas de trabalho e à complexidade da pilha de software. Essas conclusões não invalidam o CXL, mas desafiam qualquer suposição de que a capacidade conectada se comporta de maneira uniforme.

Pesquisadores da Microsoft examinaram as primeiras implantações em nuvem por outro ângulo. Seu estudo de implantação de CXL argumenta que os componentes internos de CPU e DRAM podem dominar parte da latência e da variabilidade, e não apenas o protocolo. Isso torna a medição de ponta a ponta mais importante do que atribuir a culpa a um único link.

Essas perspectivas podem coexistir. A sobrecarga do protocolo CXL é apenas uma parte do caminho, mas a camada completa ainda se comporta de forma diferente da memória local. Operadores precisam testar processadores, firmware, controladores, DIMMs, kernels, alocadores e aplicações em conjunto.

As alegações públicas de desempenho da Marvell atualmente não têm esse nível de detalhe. A empresa não identifica os modelos exatos, as distribuições de prompts, a concorrência, os processadores host ou as políticas de posicionamento de memória por trás dos ganhos relatados. Ela também não publica o consumo de energia dos novos controladores.

A energia é relevante porque compressão, criptografia, seis canais de memória e sinalização PCIe 6.0 consomem energia. Um design que aumenta a utilização de aceleradores ainda pode melhorar a eficiência do sistema. Os compradores precisam de medições da plataforma completa para fazer esse cálculo.

A confiabilidade exige escrutínio semelhante. Compartilhar memória entre quatro hosts pode melhorar a utilização, mas também amplia o efeito de falhas no controlador ou no firmware. O StructGuard e os recursos de confiabilidade do CXL abordam partes desse risco, embora ainda sejam necessárias evidências em produção.

As alegações de segurança também merecem interpretação cuidadosa. AES-256 e a criptografia de link CXL protegem dados em localizações específicas e caminhos de trânsito. A criptografia pós-quântica pode proteger trocas selecionadas, mas esses recursos não protegem automaticamente uma aplicação nem eliminam riscos de gerenciamento de chaves.

A data de amostragem cria uma incerteza final. A Marvell anunciou as especificações em outubro de 2026, com amostras esperadas para o início de 2027. O comportamento do silício, a disponibilidade de placas, o suporte de plataforma e o cronograma de produção podem mudar antes da implantação geral.

Para compradores de data centers, a pergunta certa não é se seis canais superam quatro em uma ficha de especificações. É se um servidor qualificado sustenta melhor desempenho de nível de serviço em tráfego representativo, pressão de memória e condições de falha.

Três Sinais Mostrarão se o Structera X Pode Escalar

A validação de plataforma, resultados independentes de cargas de trabalho e adoção em produção determinarão se a vantagem de densidade da Marvell se torna uma posição duradoura no mercado.

O primeiro sinal é a entrega de amostras dentro do prazo no primeiro trimestre de 2027. A Marvell precisa fornecer amostras funcionais dos Structera X 3406 e 3506 com os recursos anunciados de PCIe 6.0, CXL 3.2, compressão, segurança e quatro hosts.

A amostragem por si só não provará prontidão para produção. Ela estabelecerá se os clientes podem iniciar a qualificação dentro do cronograma. Atrasos dariam à Astera Labs, à Montage Technology e a projetos personalizados de hyperscalers mais tempo para avançar.

O segundo sinal é a validação de plataformas e memória identificadas. Os compradores devem acompanhar a compatibilidade confirmada com gerações específicas de Intel Xeon e AMD EPYC, fornecedores de DDR4 e DDR5, fabricantes de servidores e versões de sistemas operacionais.

O CXL depende da cooperação em toda essa pilha. Um controlador pode seguir a especificação e ainda encontrar problemas de firmware, BIOS, relatórios de erros ou gerenciamento de memória em um sistema completo. Resultados públicos de interoperabilidade fortaleceriam a alegação da Marvell de que sua base de software Structera existente pode acelerar a adoção.

Esses testes devem incluir todos os modos de operação anunciados. A configuração de quatro hosts, o mecanismo de compressão, os recursos de criptografia e as populações máximas de DIMMs criam diferentes condições de tráfego e térmicas. A validação com capacidade reduzida revelaria menos do que testar as implantações pretendidas.

O terceiro sinal é a medição independente de inferência de IA. Avaliadores e clientes precisam de resultados para tempo até o primeiro token, throughput de tokens de saída, latência de cauda, utilização de aceleradores, energia da memória e recuperação de falhas.

Esses testes devem comparar várias configurações. Linhas de base úteis incluem operação apenas com HBM, offload convencional de memória do host, Structera X de primeira geração, controladores CXL concorrentes e camadas de cache apoiadas por armazenamento. Cada comparação deve usar os mesmos modelos e distribuições de tráfego.

Os resultados de compressão também precisam de divulgação específica por carga de trabalho. Uma alegação de capacidade de duas a três vezes é significativa apenas quando os leitores sabem quais páginas foram comprimidas, com que frequência mudaram e como a descompressão afetou a latência. Tráfego de aplicações mistas oferecerá um teste melhor do que um único conjunto de dados favorável.

As evidências de serviços reais terão maior importância. Uma implantação por hyperscaler com tráfego sustentado mostraria que o controlador da Marvell pode ir além de demonstrações e amostras de engenharia. A adoção por fabricantes de servidores ampliaria o mercado endereçável para além de instalações personalizadas.

O lançamento do Marvell Structera X CXL 3.2 faz uma alegação clara de hardware: seis canais de memória podem conectar mais capacidade por controlador, enquanto o PCIe 6.0 fornece a largura de banda correspondente do host. Ele também reúne compressão, compartilhamento, segurança e confiabilidade no mesmo dispositivo.

A questão não resolvida está acima do silício. O software consegue decidir de forma consistente quais dados pertencem a HBM, DRAM local, memória CXL ou armazenamento sem adicionar latência inaceitável? Essa decisão determinará se terabytes adicionais elevam o throughput útil de inferência ou apenas expandem uma camada subutilizada.

Desenvolvedores e compradores de infraestrutura devem pedir aos fornecedores evidências de sistema completo, em vez de números de pico do controlador. Acompanhe a disponibilidade de amostras, a qualificação de plataforma e benchmarks repetíveis de inferência ao longo dos próximos meses. Se esses três sinais se alinharem, a memória CXL de seis canais parecerá menos uma capacidade opcional e mais uma parte prática da pilha de serving de IA.