zHBM da Samsung aposta no encapsulamento 3D para romper a barreira de memória da IA

A Samsung usou sua participação em 4 de agosto na FMS 2026 para apresentar o zHBM, uma arquitetura proposta que posiciona memória empilhada sobre um acelerador de IA. O design representa uma mudança acentuada em relação ao encapsulamento lado a lado usado pelos atuais sistemas de memória de alta largura de banda. Também dá à manchete do Google News um conflito que vale examinar: a Samsung quer usar a integração vertical para enfrentar a barreira de memória da IA.

A ideia é direta. Conexões mais curtas entre memória e computação devem movimentar mais dados com menos energia e menor latência. Ainda assim, empilhar memória sobre um processador também concentra calor, complica a fabricação e vincula o sucesso do produto aos rendimentos do encapsulamento.

Isso faz do zHBM mais do que outra entrada no roteiro de memória da Samsung. É uma aposta de que a geometria do encapsulamento pode proporcionar ganhos que a escalabilidade convencional de HBM terá dificuldade para sustentar. Também pressiona SK hynix, Micron, projetistas de aceleradores e parceiros de encapsulamento a decidir até onde a integração vertical deve avançar.

O HBM atual já empilha matrizes de DRAM e as conecta por caminhos elétricos verticais. No entanto, essas pilhas de memória normalmente ficam ao lado de uma GPU ou acelerador em um interposer compartilhado. A nova proposta da Samsung move a pilha para cima do próprio acelerador, transformando a distância na variável competitiva central.

A barreira de memória descreve a crescente lacuna entre a velocidade do processador e a capacidade do sistema de fornecer dados. Unidades aritméticas mais rápidas oferecem valor limitado quando aguardam pesos do modelo, ativações ou contexto armazenado em cache. A resposta da Samsung é aproximar fisicamente a memória, mas a proximidade cria uma difícil troca entre desempenho térmico e produção.

A manchete do Google News esconde uma mudança arquitetural maior

A Samsung está propondo uma mudança na topologia do encapsulamento, não apenas outra geração mais rápida de HBM.

A Samsung apresentou o zHBM durante a FMS 2026 em Santa Clara, Califórnia. A agenda da conferência publicada pelo evento enquadrou a palestra principal da Samsung em torno de infraestrutura de IA centrada na memória, contexto crescente e os limites dos sistemas centrados em computação.

A nova arquitetura posiciona a memória verticalmente sobre um acelerador de IA. Pacotes convencionais de HBM conectam várias matrizes de DRAM empilhadas a um processador por meio de um interposer, um substrato que conduz amplas conexões elétricas entre componentes vizinhos. O zHBM transformaria essa relação horizontal em vertical.

Essa distinção importa porque cada milímetro de interconexão acrescenta custo elétrico. Os sinais consomem energia ao percorrer a fiação do encapsulamento, enquanto caminhos mais longos aumentam a latência e restringem a densidade com que as conexões podem ser organizadas. A ligação vertical pode encurtar esses caminhos e potencialmente aumentar a densidade de conexões.

Relatos iniciais descrevem o zHBM como usando estruturas de memória de quatro ou oito camadas. A Samsung não divulgou publicamente uma especificação completa que cubra capacidade, largura de banda, energia, dimensões ou cronograma de produção. As informações disponíveis, portanto, sustentam uma análise arquitetural, não um veredicto de desempenho.

O nome também exige cautela. zHBM não é um novo padrão do setor comparável a uma geração HBM JEDEC finalizada. É o rótulo da Samsung para uma arquitetura de memória proposta e verticalmente integrada. Os clientes ainda precisariam de interfaces, ferramentas de design, dados de confiabilidade e processos de fabricação antes de implementá-la.

A Samsung apresentou o conceito junto a outras tecnologias de memória voltadas a data centers de IA. Esse portfólio mais amplo reflete uma mudança importante no projeto de infraestrutura. Sistemas de treinamento e inferência agora precisam de várias camadas de memória, cada uma equilibrando largura de banda, capacidade, latência, persistência e custo.

O HBM atende à camada mais rápida, próxima ao acelerador. A DRAM convencional amplia a memória de trabalho mais distante do chip. A memória flash NAND oferece capacidade muito maior, mas em menor velocidade. O desafio é manter ocupadas as caras unidades de computação enquanto os dados transitam entre essas camadas.

A cobertura original sobre zHBM captou a ambição, mas o desenvolvimento real é mais profundo. A Samsung argumenta que os ganhos futuros dependerão de como memória e lógica são montadas, não apenas de como cada componente é fabricado.

Essa abordagem coloca o encapsulamento avançado ao lado da escalabilidade de transistores como uma ferramenta primária de projeto de sistemas. Também eleva os riscos para a Samsung, pois a empresa fornece memória, opera fábricas e desenvolve tecnologia de encapsulamento. O zHBM testa se esses negócios podem funcionar como uma plataforma coordenada.

Por que os sistemas de IA continuam esbarrando na barreira de memória

O gargalo surge quando um acelerador consegue realizar cálculos mais rápido do que a memória consegue fornecer os dados necessários.

Os chips modernos de IA contêm grandes matrizes de unidades aritméticas. Seu desempenho de destaque costuma ser expresso em operações por segundo, mas esse número pressupõe um fluxo constante de dados úteis. Quando o fluxo para, uma cara capacidade de computação fica ociosa.

Um estudo publicado sobre a barreira de memória da IA constatou que o desempenho máximo de computação em servidores escalou mais rapidamente do que a largura de banda de DRAM e de interconexão ao longo de duas décadas. Os autores mediram taxas de crescimento de 3,0 vezes a cada dois anos para o desempenho máximo de computação, em comparação com 1,6 vezes para a largura de banda de DRAM.

A largura de banda de interconexão cresceu ainda mais lentamente, a 1,4 vez a cada dois anos no estudo. Esses números descrevem tendências históricas, não uma previsão para todos os sistemas. Ainda assim, explicam por que adicionar apenas capacidade aritmética não pode resolver os limites de desempenho da IA.

O problema se torna especialmente visível durante a inferência de IA generativa. Um modelo decodificador produz tokens sequencialmente e lê repetidamente os pesos do modelo na memória. Cargas de trabalho com baixos lotes podem passar mais tempo movimentando esses pesos do que realizando cálculos.

Contextos mais longos acrescentam outra carga. Um sistema de IA precisa preservar informações sobre tokens anteriores em um cache de chave-valor, que armazena dados intermediários de atenção para reutilização. Contextos maiores e mais usuários simultâneos expandem esse cache, aumentando os requisitos de capacidade e largura de banda.

Sistemas agênticos intensificam a pressão. Um agente pode manter estado, chamar vários modelos, recuperar documentos e manter múltiplos fluxos de trabalho ativos. Cada comportamento gera mais movimentação entre memória, armazenamento, aceleradores e redes.

O HBM aborda parte desse problema por meio de uma interface ampla e DRAM empilhada verticalmente. As especificações comerciais do HBM4 da Samsung ilustram o caminho atual. A empresa afirma que seu HBM4 de 12 camadas alcança 11,7 gigabits por segundo por pino e até 3,3 terabytes por segundo por pilha.

A Samsung oferece esse produto em capacidades de 24GB a 36GB. Também descreveu uma futura opção de 16 camadas que alcançaria 48GB. Esses continuam sendo ganhos substanciais, mas uma largura de banda maior não elimina toda distância física dentro do encapsulamento.

Uma pilha HBM tradicional ainda se comunica lateralmente com o acelerador. Um interposer fornece milhares de conexões, mas a rota ocupa área do encapsulamento e consome energia. Sistemas maiores podem adicionar mais pilhas HBM, embora tamanho do encapsulamento, roteamento e limites térmicos acabem intervindo.

O zHBM enfrenta essa distância restante. Se a memória ficar diretamente sobre a computação, as conexões verticais podem se tornar mais curtas e densas que as ligações laterais. O processador pode acessar mais dados sem conduzir sinais por um interposer amplo.

Isso não significa que o zHBM elimine toda a hierarquia de memória. Os requisitos de capacidade continuarão excedendo a quantidade de memória premium que cabe perto de um acelerador. Os sistemas ainda dependerão de DRAM externa, armazenamento flash e redes de alta velocidade.

Em vez disso, a proposta mira a parte de maior valor da hierarquia. Manter pesos e dados acessados com frequência perto da computação pode elevar a utilização do acelerador. Também pode reduzir a energia gasta para mover cada bit, uma restrição cada vez mais importante em data centers densos.

Para operadores de nuvem, a utilização afeta diretamente a economia. Um acelerador aguardando memória ainda consome espaço, refrigeração, rede e capital. Melhorar a entrega de dados pode, portanto, ser tão importante quanto adicionar desempenho nominal de computação.

Os desenvolvedores vivenciam a mesma restrição indiretamente. Ela aparece como lotes menores, contexto limitado, maior latência ou particionamento de modelos mais complicado. Um hardware melhor não consegue eliminar todas as trocas de software, mas pode mudar quais concessões são necessárias.

A Samsung transforma o encapsulamento em sua principal arma competitiva

A disputa principal não é mais Samsung contra um único fornecedor de memória; é o encapsulamento vertical contra o layout HBM lado a lado.

A posição da Samsung lhe dá motivos para promover essa disputa. Ela produz DRAM, NAND, processos lógicos e pacotes avançados. Um design verticalmente integrado permite que a empresa coordene decisões entre componentes que outros fornecedores talvez precisem negociar com parceiros.

Seu HBM4 já reflete essa estratégia. A Samsung fabrica a matriz lógica de base do produto em um processo de 4 nanômetros e usa sua tecnologia 1c DRAM para as matrizes de memória. A empresa afirma que a coordenação entre suas operações de memória e fundição sustenta o desempenho e a produção.

Na GTC 2026, a Samsung também apresentou a ligação híbrida de cobre, um método de encapsulamento que une matrizes usando conexões densas de cobre. Seu resumo de tecnologia da GTC afirma que a abordagem melhora a resistência térmica em 20 por cento para o produto mostrado ali.

A ligação híbrida é relevante para o zHBM porque conexões verticais finas exigem união precisa e confiável de matrizes. Microbump tradicionais ocupam espaço entre as matrizes e limitam a densidade de conexões. A ligação direta de cobre pode reduzir o espaçamento, encurtar caminhos elétricos e criar mais conexões verticais.

No entanto, fabricar mais componentes dentro de uma única estrutura também aumenta a dependência entre eles. Um defeito na memória, no acelerador ou na ligação pode afetar todo o pacote montado. Os fabricantes precisam identificar boas matrizes antes da ligação e preservar o alinhamento entre grandes números de conexões.

SK hynix e Micron continuam sendo referências competitivas importantes. Ambas vendem HBM e investem em empilhamento avançado, gerenciamento térmico e designs específicos para clientes. Elas não precisam copiar o rótulo zHBM para desafiar a tese da Samsung.

Elas podem responder melhorando a largura de banda do HBM convencional, aumentando a altura das pilhas, refinando as matrizes de base ou desenvolvendo sua própria integração mais estreita com lógica. Empresas de aceleradores também podem redesenhar pacotes para suportar sistemas HBM laterais maiores sem posicionar memória diretamente sobre regiões de computação quentes.

O mercado pode, portanto, comportar vários layouts. Aceleradores de treinamento priorizam largura de banda máxima e interconexões em larga escala. Chips de inferência podem enfatizar capacidade, latência ou eficiência energética. Aceleradores personalizados podem otimizar a memória em torno de premissas mais restritas de carga de trabalho.

A relação da Samsung com os projetistas de aceleradores decidirá se o zHBM se torna um produto ou permanece um conceito de roadmap. Os fornecedores de memória não podem impor sozinhos uma arquitetura de pacote. O processador, a interface de memória, o sistema de refrigeração, a alimentação de energia e a pilha de software precisam ser projetados em conjunto.

Essa exigência aumenta a importância da HBM específica para cada cliente. Uma interface padrão atende a um mercado amplo, enquanto projetos personalizados ajustam o comportamento da memória a um acelerador. O zHBM parece estar mais próximo do extremo personalizado porque o empilhamento físico vincula as decisões de memória ao projeto do processador.

A Samsung vem fortalecendo esses relacionamentos com clientes. Em julho, anunciou uma expansão da colaboração com a Broadcom, abrangendo memória, serviços de fundição e encapsulamento avançado. As empresas mencionaram especificamente a integração 2.3D e 2.5D para silício de IA e redes.

Esse acordo não confirma a adoção do zHBM pela Broadcom. Ele mostra por que a Samsung quer que o encapsulamento se torne um critério de compra. A empresa pode oferecer vários caminhos de integração enquanto desenvolve uma opção vertical mais agressiva.

A estratégia também pressiona fornecedores independentes de encapsulamento e fundições. Se os clientes de aceleradores preferirem um único fornecedor para memória, lógica e montagem, fabricantes verticalmente integrados ganham poder de negociação. Se os clientes preferirem componentes separados, líderes em suas categorias, a Samsung precisará provar que a integração cria valor suficiente para compensar a menor flexibilidade.

Leitores do Google News podem enxergar uma corrida simples entre Samsung, SK hynix e Micron. A disputa mais relevante diz respeito a onde devem ficar os limites do sistema. O zHBM propõe eliminar a fronteira entre o pacote de memória e o pacote do processador.

Calor e Rendimento se Interpõem Entre o zHBM e a Produção

Colocar memória sobre um acelerador encurta o caminho dos dados, mas posiciona DRAM sensível à temperatura perto de um dos componentes mais quentes do pacote.

Um acelerador de IA converte uma quantidade significativa de energia elétrica em calor. Pacotes convencionais distribuem componentes de alta potência sobre um interposer e os conectam a um sistema de remoção de calor. O empilhamento vertical reduz a área de superfície disponível para resfriar cada camada.

A DRAM também opera dentro de limites térmicos. Temperaturas mais elevadas podem afetar retenção, confiabilidade e desempenho. Um pacote que retém calor ao redor da memória pode perder os ganhos elétricos proporcionados por conexões mais curtas.

Portanto, a Samsung precisa estabelecer um caminho térmico confiável. O calor talvez precise atravessar estruturas verticais dedicadas, contornar regiões de memória ou chegar a um dissipador redesenhado. O equipamento de refrigeração deverá então remover esse calor do pacote completo.

A alimentação de energia acrescenta outra restrição. O acelerador e a memória exigem tensões estáveis sob alta corrente. A integração vertical aumenta a densidade de roteamento, enquanto a expansão térmica pode exercer estresse mecânico sobre conexões e dies finos.

O rendimento do encapsulamento cria um risco econômico separado. Combinar vários dies valiosos produz um pacote cujo custo depende do funcionamento conjunto de todos os componentes. Mesmo rendimentos individuais elevados podem resultar em menor rendimento de montagem quando muitas etapas de ligação estão envolvidas.

A capacidade de reparo é limitada após a ligação direta. Às vezes, um componente convencional com falha pode ser isolado mais cedo na montagem. Uma pilha profundamente integrada cria menos oportunidades para substituir um elemento defeituoso sem descartar mais valor.

A Samsung tem experiência com esses problemas. Seus produtos HBM já usam vias através do silício, que são conexões elétricas verticais que atravessam dies de silício. A empresa desenvolveu encapsulamento TSV de 12 camadas anos antes do surgimento do zHBM.

Ainda assim, empilhar dies de DRAM não é o mesmo que colocar memória sobre computação ativa. A densidade de potência, os tamanhos dos dies, os materiais e os gradientes térmicos diferem. A experiência anterior com HBM reduz a incerteza, mas não elimina a necessidade de nova validação.

A discussão pública da Samsung sobre zHBM não apresentou comparações auditadas com HBM4 ou HBM4E. Ela não divulgou rendimento de produção, largura de banda sustentada, energia medida por bit ou desempenho no nível do acelerador. Essas omissões são normais para um conceito inicial, mas limitam conclusões confiantes.

A interpretação mais segura é que a Samsung mostrou uma direção. Ela ainda não demonstrou que o zHBM oferece melhor economia total de sistema em condições de produção. Um pacote de laboratório e um componente qualificado para data center enfrentam padrões diferentes.

Os testes de confiabilidade precisarão abranger mudanças repetidas de temperatura, longos períodos sob carga, integridade das conexões e taxas de erro de memória. Os clientes também vão querer desempenho previsível em muitos pacotes, e não apenas resultados favoráveis de amostras selecionadas.

O software cria outra incerteza. As aplicações não se beneficiam automaticamente de um novo layout físico. Compiladores, runtimes e frameworks de serving de modelos precisam posicionar os dados de forma eficaz entre os níveis de memória disponíveis.

Uma camada zHBM pequena e rápida poderia operar como um cache ampliado próximo à computação. Uma implementação maior poderia armazenar diretamente pesos de modelos ou dados de cache de chave-valor. Cada uso exige políticas diferentes de capacidade, largura de banda e alocação.

Os projetistas de sistemas também precisam comparar o zHBM com alternativas. Pilhas HBM mais convencionais podem fornecer largura de banda suficiente com menor risco de fabricação. Compressão, quantização, esparsidade de modelos e agendamento aprimorado podem reduzir o tráfego de memória sem alterar a geometria do pacote.

A memória flash de alta largura de banda apresenta outra rota. Ela troca o comportamento de classe DRAM por maior capacidade e persistência. Isso a torna atraente para algumas cargas de trabalho de inferência, embora não substitua a camada de memória mais rápida.

O resultado não é uma disputa em que o vencedor leva tudo. É provável que os sistemas de IA combinem várias técnicas. O zHBM só conquista espaço se sua integração adicional proporcionar ganhos mensuráveis após a inclusão dos custos de refrigeração, rendimento e software.

As alegações da Samsung devem, portanto, ser interpretadas como metas de engenharia. O conceito tem uma motivação física sólida, mas a empresa ainda não estabeleceu de forma independente sua prontidão comercial. A lacuna de verificação é o risco central, não um motivo para descartar a arquitetura.

O Que Observar Após a Revelação do zHBM da Samsung

Três sinais mostrarão se o zHBM está se tornando infraestrutura ou permanecendo um conceito persuasivo de conferência.

O primeiro sinal é uma divulgação técnica completa. A Samsung precisa publicar medições de capacidade, largura de banda, densidade de interface, potência e temperatura para um pacote representativo. As comparações devem usar a mesma carga de trabalho e a mesma classe de acelerador entre zHBM e HBM convencional.

A energia por bit transferido será particularmente importante. Conexões mais curtas devem reduzir os custos de movimentação, mas a refrigeração e a sobrecarga do pacote podem anular parte dessa vantagem. Resultados sustentados importam mais do que medições breves de pico.

Um diagrama detalhado do pacote também esclareceria o papel pretendido do zHBM. Ele deveria mostrar se a memória cobre o acelerador, ocupa regiões selecionadas ou utiliza estruturas térmicas dedicadas. Essa geometria determina tanto o desempenho quanto a viabilidade de fabricação.

O segundo sinal é a qualificação pelo cliente. Um projetista de aceleradores precisa testar o pacote em cargas de trabalho reais e sob requisitos de produção. Um parceiro de avaliação identificado teria mais peso do que outra demonstração interna.

A qualificação mostraria que o zHBM foi além do roadmap de um fornecedor de memória. Também revelaria qual mercado valoriza primeiro o projeto. Aceleradores personalizados de inferência podem aceitar integração mais estreita antes das GPUs de propósito geral.

O roadmap de HBM da Samsung para 2026 oferece uma comparação útil. A empresa levou o HBM4 à produção em massa e disse que amostras de HBM4E viriam mais tarde no ano. Marcos semelhantes para o zHBM incluiriam amostras de engenharia, testes com clientes e uma janela de produção definida.

O terceiro sinal é a resposta competitiva. SK hynix, Micron, TSMC e grandes fornecedores de aceleradores divulgarão seus próprios planos de memória e encapsulamento em conferências e lançamentos de produtos. Suas escolhas testarão a alegação da Samsung de que a disposição vertical oferece o próximo passo necessário.

A adoção, por uma rival, de um layout semelhante de memória sobre lógica fortaleceria a tese arquitetônica, mesmo que a Samsung não conquistasse o primeiro contrato. Uma preferência ampla por sistemas HBM maiores lado a lado a enfraqueceria.

Os projetos térmicos merecem igual atenção. A Samsung e seus concorrentes já tratam a remoção de calor como um problema de memória de primeira ordem. Qualquer futura atualização do zHBM que não tenha evidências de refrigeração no nível do pacote deve ser tratada com cautela.

A atividade de padronização fornecerá outra pista dentro do sinal competitivo. Um projeto proprietário pode alcançar um cliente personalizado, mas a adoção mais ampla se beneficia de interfaces e práticas de teste comuns. A participação de fornecedores de aceleradores importaria mais do que a marca.

Para desenvolvedores e compradores corporativos, a lição imediata não é planejar em torno de hardware zHBM que ainda não tem data de lançamento. A principal conclusão diz respeito aos gargalos do sistema. A velocidade dos modelos depende cada vez mais da movimentação de dados, da capacidade de memória e do formato da carga de trabalho.

As equipes de infraestrutura devem medir a utilização dos aceleradores, a pressão sobre a largura de banda da memória e o crescimento do cache antes de presumir que mais capacidade de computação resolverá a latência. Também devem examinar como quantização, batching e posicionamento de modelos alteram essas medições.

Aplicações de IA intensivas em conhecimento tornam essa questão concreta. Sistemas que processam grandes coleções de documentos ou mantêm um contexto de trabalho estendido pressionam toda a hierarquia de memória. A resposta do hardware afeta quanto contexto pode permanecer próximo à computação e com que rapidez as aplicações podem recuperá-lo.

O Google News trouxe à vista a proposta de encapsulamento 3D da Samsung, mas as evidências de produto agora precisam sustentar a história. Observe especificações medidas, um parceiro de qualificação identificado e uma resposta clara de arquiteturas de memória concorrentes.

Se a Samsung apresentar os três, o zHBM parecerá uma transição confiável de pacotes HBM laterais para sistemas de IA verticalmente integrados. Se as divulgações permanecerem conceituais, a HBM convencional manterá sua vantagem em rendimentos conhecidos, interfaces estabelecidas e capacidade pronta para implantação.

O próximo anúncio deve responder a uma pergunta prática: a Samsung consegue encurtar o caminho da memória sem criar um problema maior de temperatura e fabricação? Essa resposta, e não o nome zHBM, determinará se a arquitetura transformará a infraestrutura de IA.