CPO da SK Hynix Avança em Direção à Memória, mas a Parte Difícil Começa Aí

A SK hynix levou o CPO além dos switches de rede e em direção à memória, propondo uma arquitetura centrada em óptica que conecta pools de processadores e memória por meio da luz. O roteiro de CPO da SK hynix mira um problema crescente nos sistemas: os processadores estão evoluindo mais rápido que as interconexões que transportam dados entre eles. Ele também leva a fornecedora de memória a um território normalmente controlado por empresas de processadores, redes e empacotamento.

O evento subjacente ocorreu antes de a notícia alcançar sua atual posição na lista de assuntos em alta. A Nature Electronics publicou o artigo de revisão em 19 de agosto de 2026, e a SK hynix o anunciou em 20 de agosto. O artigo é um roteiro tecnológico, não o lançamento de um produto, uma implementação para clientes ou um protótipo funcional de memória óptica.

Essa distinção cria a tensão central. O CPO, ou co-packaged optics, coloca motores fotônicos ao lado de processadores ou switches para encurtar os caminhos elétricos que consomem muita energia. Broadcom, Nvidia e Intel já direcionaram versões dessa ideia para redes ou I/O de computação. A SK hynix agora argumenta que a luz deve, no futuro, chegar à própria interface de memória.

O Roteiro de CPO da SK Hynix Estende a Luz à Memória

A mudança importante não é mais um switch óptico mais rápido. É uma proposta para reorganizar onde os processadores encontram memória.

O roteiro revisado por pares examina interconexões ópticas chip a chip em subsistemas elétricos, interfaces de conversão e redes de transmissão óptica. Seus autores mapeiam uma progressão do CPO bidimensional, passando pela integração em interposer 2.5D, até chegar, eventualmente, ao empilhamento heterogêneo tridimensional.

A Nature Electronics identifica o trabalho como um artigo de revisão, e não como o relato de um único dispositivo experimental. Pesquisadores da SK hynix, da University of Virginia, da University of Illinois Urbana-Champaign, da Nanyang Technological University, do MIT e da Yonsei University contribuíram para ele.

Seunghoon Hong, que lidera a equipe de infraestrutura de IA da SK hynix, e o professor Kyusang Lee, da University of Virginia, atuaram como autores correspondentes. A participação deles é relevante porque o artigo combina a perspectiva comercial de uma fornecedora de memória com trabalhos acadêmicos sobre integração eletrônica e fotônica heterogênea.

O mecanismo imediato do CPO é relativamente consolidado. Longos traços elétricos perdem qualidade de sinal à medida que taxas de dados e distâncias aumentam. Projetistas compensam isso com serializadores, desserializadores, retimers e circuitos de processamento de sinal, mas esses componentes consomem energia e introduzem latência.

Um projeto co-packaged aproxima o motor óptico do switch, acelerador ou processador. Os sinais elétricos percorrem apenas um curto caminho no nível do pacote antes de serem convertidos em luz. O link óptico então transporta os dados pela distância maior.

O roteiro de CPO da SK hynix vai além. Sua arquitetura centrada em óptica usa um interposer fotônico, uma camada de pacote que contém caminhos de comunicação óptica, para conectar diretamente um pool de XPU a um pool de memória. XPU é um termo geral para GPUs e outros aceleradores de computação.

Esse projeto permitiria que vários aceleradores acessassem um recurso de memória compartilhado, em vez de dependerem apenas da memória anexada ao lado de cada processador. A SK hynix afirma que esse arranjo tornaria a movimentação de dados no nível do sistema mais flexível à medida que modelos e clusters de IA crescem.

A visão geral técnica da empresa estabelece três metas direcionais para a infraestrutura futura. Cada nó deve ultrapassar 100 terabits por segundo, usar menos de um picojoule por bit transferido e manter a latência chip a chip abaixo de dez nanossegundos.

Essas são metas de roteiro, não resultados medidos de um sistema SK hynix divulgado. A empresa não identificou um produto comercial, cronograma de lançamento, qualificação de clientes, volume de produção ou tecnologia de memória específica para o pool proposto.

Essa lacuna não torna o artigo menos importante. Ela esclarece para onde a SK hynix quer mover a fronteira entre a memória e o restante do sistema de IA. A empresa reivindica um papel no projeto de arquitetura antes que interfaces de memória óptica se tornem produtos padronizados.

O cronograma também foi verificado. O registro da revista informa 19 de agosto como data de publicação, enquanto o comunicado da SK hynix apareceu um dia depois. A posterior posição na lista de assuntos em alta reflete uma atenção renovada, e não o anúncio de um novo produto em 28 de agosto.

O Muro da Largura de Banda Está se Deslocando para Fora do Acelerador

HBM mais rápida pode aliviar um gargalo enquanto expõe outro entre pacotes, racks e recursos de memória.

A memória de alta largura de banda, ou HBM, empilha DRAM próxima a um acelerador e a conecta por uma interface ampla. Esse arranjo fornece muito mais largura de banda do que a memória convencional de servidores e se tornou central para os aceleradores modernos de IA.

A SK hynix se beneficiou dessa transição. No entanto, um cluster com milhares de aceleradores não pode operar como milhares de ilhas isoladas de processador e HBM. Cargas de treinamento e inferência precisam trocar estados de modelo, parâmetros, ativações e resultados intermediários em sistemas cada vez maiores.

O argumento do artigo começa com um desequilíbrio. Segundo a SK hynix, o throughput de computação normalmente triplicou a cada dois anos, enquanto a largura de banda de interconexão avançou cerca de 1,4 vez. A diferença desloca os limites de desempenho da aritmética para a movimentação de dados.

Essa afirmação descreve uma tendência ampla, e não uma medição universal para todas as arquiteturas. Diferentes aceleradores, topologias de rede e cargas de trabalho podem produzir proporções distintas. Ainda assim, a restrição subjacente é conhecida em toda a indústria: processadores ociosos não podem recuperar o tempo perdido esperando por dados.

Links elétricos continuam eficazes em distâncias curtas. O cobre é maduro, de fácil manutenção e apoiado por um grande ecossistema de componentes. O problema cresce quando projetistas exigem maior largura de banda em caminhos mais longos, mantendo-se dentro de limites rígidos de energia e pacote.

Em altas velocidades, canais elétricos exigem equalização mais forte e mais condicionamento de sinal. Os traços físicos também competem por bordas do pacote, área de placa e capacidade de refrigeração. Portanto, aumentar o número de links pode elevar a complexidade do sistema, mesmo quando chips individuais se tornam mais capazes.

A óptica muda a equação da distância. A luz pode transportar sinais de alta largura de banda com menor perda de propagação e menos interferência eletromagnética. Canais densos por comprimento de onda também podem aumentar a quantidade de informação transportada por cada fibra.

No entanto, a luz não elimina todos os componentes elétricos. Os dados ainda começam e terminam em circuitos eletrônicos. Moduladores convertem sinais elétricos em sinais ópticos, enquanto fotodetectores e circuitos associados revertem essa conversão no destino.

O benefício total depende de todo o link. Projetistas precisam considerar potência de laser, drivers, receptores, circuitos de controle, perdas de empacotamento, refrigeração e overhead de protocolo. Uma fibra de baixa perda, por si só, não garante um sistema eficiente.

É por isso que a SK hynix apresenta o projeto como codesign. Dispositivos de memória, controladores, motores ópticos, interposers, sistemas térmicos e protocolos de coerência precisam funcionar como uma única arquitetura. Otimizar isoladamente um componente fotônico deixaria sem solução as principais restrições do sistema.

A proposta pressiona várias fronteiras estabelecidas. Atualmente, fornecedores de aceleradores moldam a interface local de memória. Fornecedores de redes controlam grande parte do tecido óptico entre sistemas. Empresas de empacotamento determinam como dies eletrônicos e fotônicos podem ser montados e refrigerados.

Um pool de memória conectado por óptica cruzaria as três fronteiras. Ele exigiria que processadores acessassem capacidade remota de forma previsível, que controladores preservassem a consistência dos dados e que tecnologias de empacotamento suportassem canais ópticos densos próximos ao silício de computação quente.

A pressão comercial é, portanto, de longo prazo, mas a disputa arquitetural já começou. Quem definir o protocolo de memória, o posicionamento dos controladores e a interface óptica poderá influenciar quais componentes se tornam intercambiáveis e quais permanecem proprietários.

Para compradores empresariais, isso é mais do que uma história de componentes. Capacidade de memória, latência de comunicação e utilização afetam quantos aceleradores uma carga de trabalho precisa. Também definem se memória cara fica isolada ao lado de um processador subutilizado.

A tese de CPO da SK hynix é que memória em pool pode melhorar essa utilização. Contudo, o artigo não estabelece quanto ganho um sistema de produção entregaria em modelos reais. O comportamento das cargas de trabalho, a localidade, o congestionamento e o agendamento de software determinarão o ganho prático.

A Memória Centrada em Óptica Desafia o Modelo de HBM Anexada

A principal disputa é entre memória elétrica estreitamente anexada e memória em pool acessível por óptica, não entre a SK hynix e um rival específico.

A HBM anexada oferece uma vantagem clara: proximidade física. O acelerador acessa a memória por conexões curtas e largas, com latência previsível. Esse arranjo atende cargas de trabalho que precisam de acesso repetido a tensores e dados de modelo próximos.

Sua limitação é a rigidez. Capacidade de memória e largura de banda são provisionadas em cada pacote de acelerador. Se um processador precisar de mais capacidade enquanto outro estiver subutilizado, o sistema não poderá redistribuir livremente toda a HBM disponível como um recurso comum.

Um pool centrado em óptica promete um equilíbrio diferente. Vários aceleradores poderiam acessar um recurso compartilhado maior por links ópticos. A capacidade poderia se tornar menos dependente dos limites físicos em torno de um único pacote de processador.

A proposta se assemelha a esforços mais amplos de desagregação de memória, nos quais computação e memória se tornam recursos implantáveis separadamente. A diferença está no transporte pretendido. Malhas elétricas podem suportar pooling, mas links ópticos oferecem um caminho para maior alcance e densidade de largura de banda.

Isso não significa que a HBM local desapareça. A arquitetura mais plausível preservaria memória anexada rápida para dados sensíveis à latência, usando capacidade em pool para conjuntos de trabalho maiores ou acessados com menor frequência. O software precisaria decidir onde os dados devem ficar.

Essa estrutura em camadas introduz questões difíceis. Uma solicitação de memória que atravessa uma malha óptica não pode se comportar exatamente como um acesso à HBM local. Etapas adicionais de conversão, roteamento, arbitragem e protocolo podem alterar tanto a latência média quanto a latência de cauda.

A coerência é outra barreira. Um protocolo de coerência coordena cópias em cache de dados compartilhados para que os processadores vejam um estado consistente. Expandir essa coordenação para muitos aceleradores e memória em pool pode criar tráfego, complexidade nos controladores e requisitos de recuperação de falhas.

O professor Lee reconheceu essa restrição no anúncio da SK hynix. Ele identificou integração fotônica de baixo consumo, protocolos de coerência e confiabilidade do sistema entre os desafios restantes para a comercialização. Essa declaração torna o roteiro mais crível, mas também define o quão distante a implementação ainda está da visão.

A arquitetura proposta também precisa especificar o que compõe o pool. Ele poderia usar HBM, DRAM convencional, flash de alta largura de banda ou múltiplas camadas. Cada opção altera as características de latência, durabilidade, capacidade, energia e custo.

Nenhuma especificação pública responde atualmente a essa questão para o conceito de CPO da SK hynix. O artigo estabelece uma direção arquitetural, deixando produtos futuros e escolhas de implementação em aberto.

A concorrência oferece um contexto útil. A Broadcom já lançou designs de CPO na camada de comutação. Seu switch de 102,4 terabits integra motores fotônicos a um switch Ethernet de alta capacidade usando encapsulamento avançado de múltiplos chips.

A Nvidia está incorporando a fotônica de silício coempacotada à sua pilha de rede. Sua plataforma de fotônica posiciona motores ópticos ao lado de ASICs de switch para oferecer suporte a malhas scale-out e scale-across maiores.

A Intel demonstrou outra abordagem em 2024. Seu chiplet de I/O óptico foi coempacotado com uma CPU e transmitiu dados ao vivo. Esse trabalho se concentrou em conectividade óptica para computação, e não em um produto de memória compartilhada divulgado.

Esses esforços mostram que o CPO já não está restrito às discussões de laboratório. Eles também revelam a diferença na posição da SK hynix. Broadcom e Nvidia estão comercializando redes ópticas, enquanto a Intel demonstrou I/O óptico junto à computação.

A SK hynix está expandindo a conversa até o ponto de extremidade da memória. Sua contribuição não é evidência de que ela lidere essas empresas em sistemas ópticos prontos para implantação. Trata-se de uma tentativa de garantir que a arquitetura de memória se torne parte do processo de design de CPO.

Esse esforço pode alterar as relações entre fornecedores. Um fornecedor de memória que ajuda a definir controladores, protocolos e interfaces de encapsulamento ganha influência para além da venda de pilhas com capacidade e largura de banda especificadas.

O fornecedor de processadores ainda tem forte poder de influência. Ele controla a arquitetura dos aceleradores, o agendamento de memória, o comportamento do cache e grande parte da pilha de software. Um design de memória em pool terá dificuldades sem suporte próximo dos processadores que enviam as solicitações.

Os clientes hyperscale ocupam outra posição decisiva. Eles podem validar se a flexibilidade da memória em pool compensa a maior complexidade do sistema. Seus compromissos de compra também podem justificar a cadeia de fornecimento de encapsulamento e óptica necessária para a produção em volume.

O resultado não é uma simples disputa de substituição. A HBM conectada maximiza o desempenho local, enquanto o pooling óptico busca flexibilidade e alcance no nível do sistema. Sistemas futuros provavelmente combinarão ambos se a camada em pool atender aos requisitos de latência, confiabilidade e software.

Essa é a verdadeira inversão por trás do artigo sobre CPO da SK hynix. A empresa que se tornou central para a IA por meio da memória posicionada ao lado dos processadores agora argumenta que parte da memória deveria se tornar fisicamente separada e acessível por óptica.

O Roteiro Ainda Enfrenta Desafios de Calor, Rendimento e Confiabilidade

Aproximar a óptica do silício quente encurta os links elétricos, mas concentra riscos de fabricação e operação dentro de um encapsulamento mais difícil de manter.

O CPO remove módulos ópticos plugáveis de sua posição habitual no painel frontal de um sistema. Essa mudança pode melhorar a densidade de largura de banda e a eficiência energética. Também pode tornar os componentes ópticos menos acessíveis quando algo falha.

Em geral, um transceptor plugável pode ser substituído sem descartar o encapsulamento do switch ou processador. Um motor óptico coempacotado fica muito mais próximo de silício caro. Estratégias de reparo, redundância e isolamento de falhas tornam-se, portanto, questões centrais de design.

O gerenciamento térmico é igualmente difícil. Processadores e switches produzem muito calor, enquanto lasers, moduladores e fotodetectores se comportam de forma diferente conforme as temperaturas mudam. Posicionar esses componentes juntos pode reduzir perdas elétricas, ao mesmo tempo que cria um ambiente térmico mais exigente.

O resumo de Nature Electronics identifica explicitamente o gerenciamento térmico, a capacidade de fabricação e a padronização como requisitos ainda não resolvidos. Essas preocupações se aplicam ao CPO convencional e se tornam mais consequentes quando a arquitetura alcança a memória.

Um interposer fotônico precisa conectar vários tipos de dies com alinhamento preciso e perdas aceitáveis. O rendimento do encapsulamento pode cair quando um conjunto contém mais componentes e interfaces. Um defeito em um pequeno elemento óptico pode afetar a economia de um pacote muito maior.

A integração tridimensional eleva ainda mais os riscos. Empilhar componentes eletrônicos e fotônicos encurta conexões e aumenta a densidade, mas também complica a remoção de calor, os testes, a montagem e a análise de falhas.

A posição do laser apresenta outra decisão. Um laser integrado encurta os caminhos ópticos, mas precisa tolerar o calor do encapsulamento. Um laser externo pode melhorar a capacidade de manutenção e o isolamento térmico, embora acrescente requisitos de acoplamento, alinhamento e gerenciamento do sistema.

A conexão das fibras também não é trivial. Pacotes densos exigem conexões repetíveis que resistam à montagem e à operação. Essas conexões precisam manter a integridade do sinal e, ao mesmo tempo, se encaixar nos processos de fabricação e manutenção de servidores.

Os padrões determinam se esses sistemas se tornarão mercados interoperáveis ou produtos verticalmente integrados. Os fornecedores precisam concordar sobre interfaces elétricas, motores ópticos, métodos de controle, limites de encapsulamento e procedimentos de teste.

O pooling de memória adiciona questões de protocolo acima da camada física. O sistema precisa gerenciar endereçamento, direitos de acesso, congestionamento, ordenação e coerência. Também precisa se recuperar quando um caminho óptico, controlador, dispositivo de memória ou acelerador falha.

Os requisitos de confiabilidade são particularmente rigorosos para clusters de IA. Um problema de link pode deixar muitos processadores caros ociosos enquanto o software distribuído reconstrói o trabalho. Aumentar a quantidade de componentes sem isolamento de falhas adequado pode apagar os ganhos obtidos com menor consumo de energia nos links.

O software representa outra restrição subestimada. Sistemas operacionais, runtimes, compiladores e frameworks de IA precisam de informações sobre a localização da memória e o custo de acesso. Tratar cada byte como se estivesse igualmente próximo levaria a decisões ruins de posicionamento.

Os desenvolvedores podem eventualmente encontrar outra camada na hierarquia de memória. A HBM local continuaria sendo o recurso mais rápido. A memória em pool óptico poderia oferecer mais capacidade com latência diferente, enquanto o armazenamento lidaria com dados menos acessados.

Essa hierarquia precisa de abstrações utilizáveis. As aplicações não deveriam exigir controle manual de cada posicionamento de tensor. No entanto, os sistemas automáticos precisam prever padrões de acesso com precisão suficiente para evitar transferências repetidas pela malha óptica.

A segurança também se amplia com o pooling. Recursos de memória compartilhada precisam de forte isolamento entre cargas de trabalho, locatários e aceleradores. Os controladores devem impedir acesso não autorizado sem adicionar latência excessiva a cada solicitação.

Nenhuma dessas questões invalida a arquitetura. Elas explicam por que um roteiro revisado por pares não deveria ser descrito como um avanço comercial. A publicação organiza o trabalho que resta e sinaliza a direção preferida da SK hynix.

A evidência mais forte seria um protótipo funcional com medições de ponta a ponta. Essas medições deveriam incluir desempenho de aplicações, energia total dos links, latência de cauda, comportamento térmico, taxas de erro e recuperação diante de falhas de componentes.

Um recorde de largura de banda no nível de componente seria insuficiente. A alegação da arquitetura diz respeito à eficiência do sistema, portanto a validação precisa considerar controladores, estágios de conversão, contenção de rede e sobrecarga de software.

A evidência de fabricação importa tanto quanto. Rendimento, cobertura de testes, tempo de montagem do encapsulamento e capacidade de substituição em campo influenciarão a adoção. Um design que funciona tecnicamente ainda pode perder para links elétricos aprimorados ou óptica plugável em custo operacional.

O atual roteiro de CPO da SK hynix, portanto, merece linguagem cautelosa. Ele define metas e um caminho de integração. Não confirma que interfaces ópticas de memória estejam prontas para produção nem que a memória em pool superará a HBM conectada em todas as cargas de trabalho.

Três Sinais Mostrarão se a Memória Óptica Está se Tornando Realidade

A próxima fase precisa de hardware identificado, resultados mensuráveis no nível do sistema e um acordo de ecossistema que transforme o roteiro em uma interface implementável.

O primeiro sinal é um protótipo divulgado. A SK hynix ou um parceiro precisaria identificar o tipo de memória, o motor fotônico, o controlador, o interposer e o processador conectado. Um sistema em funcionamento levaria a proposta além de diagramas e metas de componentes.

A demonstração mais útil executaria uma carga de trabalho reconhecível de IA ou computação de alto desempenho. Ela deveria comparar HBM local, pooling elétrico e pooling óptico sob as mesmas condições.

Medições de ponta a ponta reforçariam a tese do artigo se se aproximassem de suas metas declaradas de largura de banda, energia e latência. Resultados que excluíssem a energia do laser ou do controlador enfraqueceriam a comparação, pois omitiriam custos essenciais do sistema.

O segundo sinal é um parceiro identificado de processadores, nuvem, encapsulamento ou fotônica. O pooling óptico de memória cruza limites técnicos demais para que um único fornecedor de memória o implemente sozinho.

Uma parceria com um fornecedor de aceleradores indicaria suporte ao protocolo de memória e ao modelo de software. O envolvimento de um hyperscaler forneceria evidências de que a arquitetura atende a uma necessidade operacional, e não apenas a uma ambição de fornecedor.

A participação de empresas de encapsulamento e fundições mostraria como o interposer fotônico pode entrar na fabricação em volume. Um parceiro óptico especializado poderia esclarecer a posição dos lasers, moduladores, acoplamento e conexão das fibras.

A ausência de parceiros identificados não invalida o roteiro. As empresas frequentemente publicam pesquisa arquitetural antes de anunciar programas comerciais. Ainda assim, um programa identificado forneceria evidência mais forte do que outra declaração geral sobre colaboração.

O terceiro sinal é o progresso em coerência, padrões de interface e capacidade de manutenção. Uma especificação compartilhada mostraria que os fornecedores estão convergindo sobre como os processadores descobrem e acessam a memória óptica em pool.

Observe detalhes sobre propriedade do controlador, endereçamento, ordenação, gerenciamento de congestionamento, tratamento de erros e isolamento. Essas escolhas determinarão se a memória óptica se tornará infraestrutura interoperável ou um recurso proprietário dentro de uma plataforma.

A capacidade de manutenção deveria aparecer na mesma discussão. Os fornecedores precisam explicar o que acontece quando um laser, motor óptico, conexão de fibra ou módulo de memória falha. Um design confiável precisa evitar a substituição de um pacote inteiro de alto valor após uma falha óptica.

Esses sinais também revelarão quem sofre mais pressão. Se fornecedores de aceleradores adotarem interfaces abertas de memória óptica, a memória conectada se tornará uma camada dentro de um pool maior. Se mantiverem os protocolos proprietários, os fornecedores de memória poderão continuar sendo provedores de componentes dentro de plataformas lideradas por processadores.

Compradores empresariais deveriam acompanhar resultados de cargas de trabalho, e não alegações isoladas de largura de banda. A capacidade em pool só importa quando o software consegue utilizá-la sem criar picos de latência, congestionamento ou domínios de falha inaceitáveis.

Os desenvolvedores deveriam observar como os runtimes expõem a nova camada. O posicionamento transparente simplificaria a adoção, mas controles explícitos podem ser necessários para um desempenho previsível. Esse equilíbrio definirá se a arquitetura parecerá memória comum ou uma malha especializada.

Profissionais do conhecimento e usuários cotidianos de IA não configurarão interposers fotônicos. Ainda assim, poderão sentir o resultado por meio de janelas de contexto maiores, inferência mais eficiente e menos restrições de capacidade, se a infraestrutura entregar a flexibilidade prometida.

Por enquanto, o CPO da SK hynix é mais bem entendido como uma alegação arquitetural estratégica. O evento verificado é um artigo de revisão de 19 de agosto, seguido por um anúncio da empresa em 20 de agosto, e não um produto de memória recém-lançado.

O artigo importa porque a SK hynix colocou o pooling óptico de memória em seu roteiro público. A questão ainda sem resposta é se parceiros, protótipos e padrões transformarão essa posição em infraestrutura.

Nos próximos meses, ignore promessas amplas sobre a luz transformando sistemas de IA. Em vez disso, procure um protótipo com nome, medições completas de consumo de energia e latência, e uma interface de coerência definida. Esses três sinais mostrarão se a memória óptica está saindo do planejamento e entrando no data center.