Plano de High-NA EUV da TSMC chega em 2030, anos após os avanços da Intel e da Samsung

A TSMC planeja introduzir a fabricação com High-NA EUV em 2030, embora concorrentes estejam se preparando para usar a tecnologia vários anos antes. O compromisso encerra um longo período em que a fabricante evitou vincular uma data pública de adoção à mais nova plataforma de litografia da ASML.

A decisão é menos agressiva do que parece à primeira vista. A TSMC afirma que começará com fotomáscaras convencionais de 6 polegadas, enquanto uma plataforma de máscaras maior virá por meio de uma linha-piloto. Esse cronograma protege o modelo de fabricação existente da empresa, mas também dá mais tempo para a Intel e a Samsung acumularem experiência prática.

Isso cria a tensão central por trás do plano de High-NA EUV da TSMC. A Intel já instalou a tecnologia e a conectou ao seu futuro roteiro de lógica. A Samsung agora se comprometeu a usá-la mais cedo em memória. A TSMC, por sua vez, aposta que a integração do processo importa mais do que ser a primeira.

A fabricação com High-NA EUV da TSMC agora tem uma data

A mudança importante não é um novo pedido de scanner. É o primeiro cronograma claro da TSMC para usar a tecnologia em fabricação em volume.

Segundo o roteiro inicial de High-NA, a TSMC espera iniciar a fabricação em alto volume com High-NA EUV em 2030. A empresa planeja usar o atual formato convencional de fotomáscara de 6 por 6 polegadas durante essa primeira etapa.

A TSMC espera então estabelecer uma linha-piloto com máscaras de 6 por 12 polegadas em 2031. Seu objetivo declarado é levar a litografia baseada nessas máscaras maiores à produção de nós avançados até 2033.

Essa sequência importa porque o High-NA EUV muda mais do que a resolução de um scanner. O EUV de alta abertura numérica usa óptica com abertura numérica de 0,55, o que melhora a capacidade do sistema de focalizar a luz. Os atuais sistemas EUV de produção usam óptica de 0,33 NA.

A ASML afirma que sua plataforma High-NA EXE pode imprimir recursos com resolução de 8 nanômetros. Seus sistemas NXE já estabelecidos oferecem uma resolução declarada de 13 nanômetros. Ambas as plataformas usam luz ultravioleta extrema com comprimento de onda de 13,5 nanômetros.

A resolução mais alta pode permitir que fabricantes imprimam alguns padrões densos com uma exposição em vez de várias. Menos ciclos de padronização podem eliminar etapas de deposição, gravação, limpeza, inspeção e sobreposição de um fluxo de processo.

No entanto, o novo desenho óptico introduz um campo de exposição anamórfico. Ele reduz o campo utilizável em uma dimensão quando os fabricantes continuam usando máscaras convencionais. A área de imagem resultante em um wafer equivale à metade do campo disponível nos atuais scanners Low-NA EUV.

Essa limitação é administrável para muitos projetos menores. Ela se torna mais difícil para processadores grandes, especialmente aceleradores de IA que já se aproximam dos limites do campo de litografia.

Os fabricantes podem dividir um projeto grande em campos de exposição separados e unir os padrões. Também podem dividir o produto em chiplets, que são dies menores conectados dentro de um mesmo pacote. Nenhuma das alternativas é gratuita.

A união dos padrões exige alinhamento excepcional e pode afetar o rendimento. Os chiplets introduzem considerações de empacotamento, interconexão, energia, latência e software. Assim, uma melhoria de litografia pode deslocar a complexidade para outro lugar em vez de eliminá-la.

Máscaras maiores têm o objetivo de restaurar um campo de exposição em tamanho completo, preservando a resolução High-NA. Ainda assim, uma transição de máscaras exige mudanças coordenadas em scanners, gravadores de máscaras, equipamentos de inspeção, sistemas de manuseio, materiais e software de projeto eletrônico.

O anúncio da TSMC é, portanto, dois roteiros unidos. Um abrange a introdução da exposição de 0,55 NA com o ecossistema de máscaras existente. O outro busca reconstruir esse ecossistema em torno de um formato maior.

O primeiro roteiro tem um ano de fabricação definido. O segundo possui metas de linha-piloto e produção. Nenhum anúncio identifica o nó exato da TSMC que receberá High-NA EUV primeiro.

A10 ou A11 continuam sendo candidatos embasados, não nomes de processo confirmados para a implantação inicial. Essa distinção é importante porque a TSMC só se comprometeu publicamente com o ano de adoção e a sequência de máscaras.

Por que a TSMC pode esperar até 2030

A TSMC está tratando o High-NA EUV como uma ferramenta de fabricação que precisa justificar seu espaço, e não como um marco tecnológico que exige adoção imediata.

O High-NA EUV resolve um problema real de resolução, mas a resolução é apenas uma parte da fabricação de chips. Uma foundry também avalia rendimento, precisão de sobreposição, taxas de defeitos, complexidade do processo, infraestrutura de máscaras, disponibilidade de ferramentas e custo total de produção.

A TSMC ampliou repetidamente a litografia existente por meio da engenharia de processos. O múltiplo padronização divide uma camada difícil em várias exposições mais simples, permitindo que scanners mais antigos imprimam recursos além de seu limite direto de resolução.

Essa rota adiciona etapas e cria mais oportunidades para erros. Ainda assim, ela pode ser preferível quando a alternativa exige um scanner imaturo, nova química de resist, regras de máscara alteradas e um fluxo de produção redesenhado.

A data de 2030 da TSMC sugere que a empresa vê margem suficiente no EUV de 0,33 NA. Espera-se que suas tecnologias A12 e A13 de 2029 continuem usando EUV convencional, em vez da plataforma High-NA.

Isso não é evidência de que o High-NA não tenha valor. Mostra que a TSMC acredita poder atender a vários outros ciclos de produtos sem depender dele.

A distinção reflete a posição da TSMC como fabricante contratada de alto volume. Seus clientes precisam de regras de projeto previsíveis, bibliotecas qualificadas, rendimentos estáveis e capacidade suficiente para grandes lançamentos de produtos.

Um scanner atrasado não afeta apenas um processador interno. Ele pode interromper cronogramas de smartphones, aceleradores de data center, chips de rede e silício personalizado de muitos clientes.

Por isso, a TSMC tem fortes razões para evitar introduzir várias mudanças importantes ao mesmo tempo. Nós avançados já exigem novas estruturas de transistores, melhorias de interconexão, mudanças na entrega de energia e métodos de projeto atualizados.

O High-NA EUV adiciona outra variável fortemente acoplada. Máscaras maiores acrescentariam uma transição de infraestrutura para toda a indústria.

O cronograma em fases da foundry separa esses riscos. Máscaras convencionais oferecem uma ponte inicial em 2030. Um piloto de máscaras maiores vem em 2031, enquanto a adoção em produção continua prevista para 2033.

Essa abordagem também permite que a TSMC observe como os primeiros adotantes resolvem problemas práticos. Desempenho do resist, defeitos de máscara, união de campos, disponibilidade dos scanners e metrologia melhoram com trabalho sustentado de fabricação.

Esperar não significa ficar parada. A TSMC pode realizar trabalho de desenvolvimento antes de 2030, enquanto reserva a adoção em volume para um nó posterior. Foundries qualificam equipamentos rotineiramente anos antes de os clientes verem produtos fabricados com eles.

A ASML já enviou sua primeira geração High-NA orientada para produção. Seus sistemas EXE usam a plataforma óptica de 0,55 NA e visam a fabricação avançada de lógica e memória.

O EXE:5000 oferece suporte ao desenvolvimento de processos, enquanto o EXE:5200B foi projetado para produção em volume. A ASML lista este último para lógica abaixo de 2 nanômetros e aplicações líderes em memória.

Essas descrições definem capacidade técnica, não um caso de negócio automático. Um scanner só se torna economicamente útil depois que um fabricante o integra a um processo estável com rendimentos competitivos.

A decisão da TSMC afirma, na prática, que o Low-NA EUV continua econômico o suficiente para seus nós divulgados até 2029. O High-NA se torna necessário quando uma escala adicional torna as alternativas menos atraentes.

Esse limiar pode variar por camada. A TSMC não precisa expor todas as camadas críticas com as novas máquinas desde o primeiro dia. Ela pode introduzir o High-NA seletivamente e aumentar seu uso à medida que os projetos se tornam mais densos.

A estratégia reduz a dependência inicial de uma pequena frota de novas ferramentas. Também limita o número de camadas expostas a premissas de processo imaturas durante o primeiro ciclo de produção.

A TSMC construiu sua liderança em foundry em torno da execução, e não de estreias de equipamentos. Seu cronograma para 2030 segue esse padrão, embora a diferença agora dê aos concorrentes uma abertura mensurável.

Intel e Samsung conquistam a curva de aprendizado antecipada

A pressão sobre a TSMC vem do conhecimento de fabricação, pois seus concorrentes podem aprender com a produção High-NA antes de a TSMC chegar à data de início anunciada.

A Intel recebeu o primeiro ASML EXE:5000 comercial e concluiu sua montagem no Oregon em 2024. O sistema entrou em calibração no centro de pesquisa e desenvolvimento da Intel em Hillsboro.

A Intel afirma que a máquina pesa mais de 150 toneladas métricas. Seus componentes chegaram em mais de 250 caixas, transportados em 43 contêineres de carga e 20 caminhões.

A logística ilustra a escala da adoção do High-NA. Instalar um scanner exige edifícios especializados, controle de vibração, infraestrutura, capacidade de manutenção e equipes de engenharia treinadas.

A Intel espera combinar EUV de 0,33 NA e 0,55 NA, em vez de substituir inteiramente uma plataforma pela outra. Seu programa High-NA começou com demonstrações no Intel 18A e segue em direção à produção Intel 14A.

A empresa afirma que o High-NA pode imprimir recursos até 1,7 vez menores do que o EUV existente. Ela também associa essa melhoria a uma densidade bidimensional de recursos até 2,9 vezes maior.

Esses números descrevem o potencial de escala óptica, não uma garantia para chips completos. A densidade do produto depende da arquitetura dos transistores, do desenho de interconexão, das bibliotecas de células, do roteamento e das restrições de fabricação.

Ainda assim, a Intel ganha anos de experiência direta com receitas de exposição, resists, máscaras, metrologia, manutenção e controle estatístico de processo. Esse conhecimento operacional pode importar mais do que a data de entrega do scanner.

A posição antecipada da Intel também serve às suas ambições em foundry. Clientes externos precisam de evidências de que a Intel consegue transformar um processo avançado em fabricação previsível, e não apenas demonstrar pequenos padrões em uma fábrica de desenvolvimento.

O High-NA não resolverá todas as questões em torno do Intel 14A. Compromissos de clientes, rendimentos, capacidade, ferramentas de projeto e cronogramas de produtos continuam essenciais. A tecnologia, porém, dá à Intel uma alegação de fabricação diferenciada enquanto a TSMC permanece no Low-NA.

A Samsung exerce pressão por outra direção. A empresa planeja introduzir o High-NA EUV na fabricação em volume de DRAM futura até 2028.

A DRAM usa estruturas repetidas e extremamente densas, enfrentando severas restrições de escala. Isso torna a memória um campo de prova prático para os benefícios de resolução e simplificação de processo da exposição High-NA.

A Samsung também aderiu à iniciativa para desenvolver fotomáscaras de 12 polegadas. Sua colaboração em máscaras abrange a infraestrutura de suporte necessária para máscaras maiores, não apenas a instalação de scanners.

O papel duplo da empresa importa. A Samsung opera negócios de memória e foundry, o que lhe dá oportunidades para transferir parte do conhecimento de litografia entre diferentes programas de fabricação.

Processos de memória e lógica não são intercambiáveis. Ainda assim, os engenheiros podem acumular experiência útil com scanners, manuseio de máscaras, inspeção, materiais, disponibilidade e controle de defeitos.

A TSMC não está necessariamente perdendo uma corrida por se mover mais tarde. Intel e Samsung estão aceitando os custos e a incerteza de uma integração mais precoce, enquanto a TSMC aprende com o progresso delas.

Ainda assim, a adoção antecipada cria uma oportunidade assimétrica. Se a Intel ou a Samsung estabelecer uma produção High-NA confiável, o cronograma conservador da TSMC poderá parecer menos necessário.

Se seus programas enfrentarem atrasos ou uma economia desfavorável, a cautela da TSMC parecerá justificada. Os próximos quatro anos transformarão essa divergência estratégica em um teste de manufatura.

A questão competitiva, portanto, é mais restrita do que qual empresa possui o primeiro scanner. É qual empresa consegue converter maior resolução em produtos melhores, com rendimento e produtividade aceitáveis.

Melhor Resolução Vem Com um Campo de Exposição Menor

A High-NA EUV simplifica alguns padrões, mas seu campo de exposição reduzido cria a ressalva mais importante para o compromisso da TSMC com 2030.

Um scanner de litografia projeta um padrão de máscara sobre um material sensível à luz que recobre o wafer. A abertura numérica mede a eficácia com que o sistema óptico coleta e focaliza essa luz.

Elevar a NA de 0,33 para 0,55 melhora a resolução. Também altera a geometria necessária para refletir a luz EUV pelo caminho óptico do scanner.

A ASML utiliza um sistema anamórfico, que aplica ampliações diferentes nos dois eixos. Esse projeto evita que a máscara se torne grande demais para o conjunto óptico, mas reduz pela metade o campo de exposição do wafer.

Processadores monolíticos de grande porte enfrentam a limitação mais evidente. Aceleradores avançados de IA usam áreas de die substanciais porque combinam motores de computação, interfaces de memória, redes, caches e lógica de controle especializada.

Um campo de exposição menor pode impedir que esse chip caiba em uma única imagem High-NA. O fabricante então precisa unir campos ou redesenhar o produto em torno de partes menores.

A união de campos expõe regiões adjacentes separadamente e as alinha em uma fronteira. Qualquer erro de sobreposição nessa fronteira pode afetar conexões que passam entre as regiões.

A técnica também consome tempo do scanner. Cada operação adicional de exposição e alinhamento influencia a produtividade, o que afeta quantos wafers utilizáveis uma fábrica pode produzir.

Chiplets evitam alguns limites de tamanho de campo ao separar um sistema em múltiplos dies. O encapsulamento moderno então conecta esses dies por meio de um interposer de silício, ponte ou outra interface densa.

A TSMC já possui amplas capacidades de encapsulamento avançado. Isso torna os chiplets uma resposta crível, mas não uma solução universal.

A capacidade de encapsulamento tem suas próprias limitações. Projetos com chiplets também exigem testes mais complexos, gerenciamento de energia, engenharia de interconexão e planejamento térmico.

A proposta de máscara de 12 polegadas busca evitar a escolha entre resolução e área de exposição. Um retículo maior pode comportar um padrão mais amplo, permitindo que o scanner recupere um campo completo sob o sistema óptico anamórfico.

No entanto, uma máscara faz parte de uma cadeia de manufatura interconectada. Os equipamentos precisam gravar o padrão, inspecioná-lo, reparar defeitos, protegê-lo, transportá-lo, alinhá-lo e modelar seu comportamento.

O software de design precisa compreender as novas regras de campo e de máscara. As fabricantes de máscaras precisam de equipamentos compatíveis. Fornecedores de materiais precisam qualificar substratos e componentes de proteção.

Portanto, TSMC, Intel, Samsung, ASML e fornecedores especializados precisam se coordenar em torno de especificações comuns. Uma única ferramenta ausente de inspeção ou manuseio pode atrasar toda a plataforma.

Isso explica o longo intervalo entre a linha-piloto da TSMC em 2031 e sua meta de produção para 2033. O trabalho-piloto testa se o ecossistema opera de forma suficientemente confiável para wafers valiosos de clientes.

A ASML argumenta que a simplificação do processo pode compensar os requisitos energéticos mais elevados do scanner. Sua análise de manufatura afirma que a EUV de padrão único pode eliminar etapas de litografia e processos de suporte.

A empresa cita um modelo da imec que identificou cerca de 20 por cento menos etapas de processo quando a EUV de padrão único substituiu o multipadronização DUV. O resultado modelado incluiu cerca de 10 por cento menos emissões operacionais por wafer.

Para uma comparação futura, o modelo estimou que a padronização única High-NA poderia reduzir as emissões operacionais em até 30 por cento. Seu caso de referência utilizou multipadronização EUV de Low-NA.

Esses são resultados modelados que dependem de pressupostos de processo. Eles não estabelecem o rendimento, o custo ou o perfil ambiental do fluxo de produção final da TSMC.

O resultado econômico variará conforme a camada. Uma exposição High-NA que substitui vários ciclos de padronização Low-NA pode ser atraente. Uma camada já impressa de forma eficiente com uma exposição Low-NA oferece um caso menos convincente.

Portanto, a TSMC alocará a tecnologia de forma seletiva. Sua expectativa de que a quantidade de camadas High-NA cresça ao longo do tempo sustenta uma implementação gradual, e não uma substituição imediata em toda a plataforma.

Esse é o mecanismo por trás da cautela da empresa. A High-NA oferece resolução óptica superior, enquanto o processo ao redor determina se essa vantagem produz uma economia de manufatura melhor.

A10 e A11 São Candidatos, Não Nós Confirmados

A data de 2030 aponta para a geração pós-A13 da TSMC, mas a empresa não nomeou A10 ou A11 como seu primeiro processo High-NA.

O roadmap divulgado pela TSMC chega a A12 e A13 em 2029. Relatos sobre esse roadmap indicam que ambas as tecnologias continuarão usando sistemas EUV convencionais.

Isso deixa a geração anual seguinte como o local natural para a transição da TSMC para High-NA EUV. As convenções de nomenclatura sugerem A11 ou A10, embora a TSMC não tenha confirmado publicamente nenhum dos rótulos.

Os nomes de processos também não representam dimensões literais de transistores. Rótulos modernos de nós agrupam um conjunto de mudanças de densidade, desempenho, energia, arquitetura e manufatura sob um nome comercial.

O processo de 2030 precisará oferecer aos clientes uma melhoria útil em relação ao A13. A litografia High-NA é uma possível contribuição, mas não pode produzir essa melhoria sozinha.

A TSMC também pode alterar estruturas de transistores, layouts de células padrão, materiais de interconexão, alimentação de energia pelo verso, regras de design ou encapsulamento. Cada elemento afeta os resultados no nível do produto de maneira diferente.

Transistores gate-all-around envolvem o canal com a porta em vários lados, melhorando o controle eletrostático em dimensões pequenas. A TSMC já está avançando para implementações de nanosheets dessa arquitetura.

Processos posteriores podem adotar nanosheets mais avançados ou, eventualmente, transistores de efeito de campo complementares. Os CFETs empilham verticalmente dispositivos do tipo n e do tipo p para ganhar densidade, mas exigem uma integração de manufatura complexa.

A High-NA se torna mais valiosa à medida que essas estruturas e suas interconexões ao redor exigem padrões mais precisos. A TSMC afirma que o número de camadas High-NA deve aumentar conforme a complexidade do processo cresce.

Essa declaração indica uma direção sem especificar um nó. A empresa mantém flexibilidade para introduzir os scanners em um conjunto limitado de camadas críticas durante 2030.

Várias incertezas permanecem. A TSMC não divulgou a contagem inicial de camadas, o local de produção, o tamanho da frota de scanners, os produtos dos clientes, a estratégia de máscaras por tipo de design ou o impacto de custo esperado.

Também não prometeu que todo processo de 2030 usará a tecnologia. Uma foundry pode oferecer variantes de nós relacionados com diferentes metas de desempenho e fluxos de manufatura.

A interpretação A10 ou A11 deve, portanto, permanecer uma previsão. Tratá-la como um anúncio formal de produto exageraria as evidências disponíveis.

O cronograma em si pode mudar. Roadmaps de semicondutores são ferramentas de planejamento, e as datas de produção dependem da prontidão dos equipamentos, dos rendimentos de processo, dos cronogramas dos clientes e da demanda do mercado.

O programa de máscaras maiores traz ainda mais incerteza. Ele exige que diversos fornecedores entreguem equipamentos e materiais em um cronograma coordenado, enquanto os clientes ajustam sua infraestrutura de design.

A participação da Samsung fortalece o argumento comercial para esse ecossistema. O apoio da Intel acrescenta outro fabricante de lógica com experiência direta em High-NA.

A participação ampla pode distribuir os custos de desenvolvimento e dar aos fornecedores mais motivos para criar produtos compatíveis. Ela não garante que todos os componentes alcancem prontidão para produção até 2033.

A leitura mais crível é mais restrita. A TSMC identificou 2030 como o momento em que a High-NA se torna parte de seu conjunto de ferramentas de manufatura em volume.

A empresa espera que a adoção se expanda depois desse ponto. Também acredita que máscaras convencionais são suficientes para o primeiro passo, enquanto máscaras maiores oferecem a rota de longo prazo.

Esse é um compromisso significativo, mas ainda não um anúncio completo de processo. Os clientes precisarão de muito mais detalhes antes de projetar um grande produto especificamente em torno da nova plataforma.

Três Sinais Mostrarão se a TSMC Esperou Demais

O resultado dependerá de evidências de produção da Intel, da meta de memória da Samsung para 2028 e da própria divulgação da TSMC de um nó nomeado para 2030.

O primeiro sinal é o progresso da Intel do desenvolvimento High-NA para a manufatura lógica repetível. A instalação de scanners e a padronização experimental demonstram prontidão técnica, mas os clientes de foundry precisam de processos qualificados e produção estável.

O Intel 14A é o teste relevante. Seus resultados de manufatura mostrarão se a experiência inicial em High-NA melhora a densidade, o tempo de ciclo e a simplicidade do processo sem criar perdas de rendimento inaceitáveis.

Compromissos fortes de clientes e produtos em funcionamento aumentariam a pressão sobre a TSMC. Atrasos, especificações em mudança ou adoção comercial limitada sustentariam a decisão da TSMC de esperar.

O segundo sinal é a produção planejada pela Samsung de DRAM High-NA em 2028. A memória apresenta uma carga de trabalho diferente, mas pode revelar se a plataforma de scanners opera de forma confiável em volume relevante.

Observe uma geração DRAM nomeada, linhas de produção qualificadas e detalhes sobre quais camadas usam High-NA. Essas divulgações levariam o plano da Samsung de uma declaração de roadmap para evidências de manufatura.

Uma expansão bem-sucedida também fortaleceria a cadeia de suprimentos ao redor antes do início da TSMC em 2030. Fabricantes de máscaras, fornecedores de resist, fornecedores de inspeção e a ASML obteriam feedback adicional de produção.

Rendimentos fracos ou um início atrasado exporiam os riscos que a TSMC está evitando. A meta da Samsung, portanto, testa tanto o scanner quanto o valor da adoção antecipada.

O terceiro sinal é a TSMC nomear seu primeiro processo, local de produção e estratégia de camadas High-NA. A empresa forneceu um ano, mas os clientes precisam de kits de design de processo e regras de engenharia muito antes da manufatura em volume.

Um anúncio formal de nó esclareceria se A10, A11 ou outra designação se torna o ponto de entrada. Ele também deverá mostrar se a TSMC começa com algumas camadas ou uma implementação mais ampla.

Detalhes sobre o piloto de máscaras grandes de 2031 merecem atenção equivalente. Compromissos de fornecedores e uma infraestrutura de máscaras funcional tornariam a meta de produção para 2033 mais crível.

O papel da ASML permanece central porque nenhum fornecedor concorrente oferece atualmente uma plataforma de produção equivalente. Sua capacidade de entregar e manter sistemas EXE suficientes influenciará o cronograma de todos os fabricantes.

A empresa afirma que sua plataforma High-NA é voltada à manufatura em volume e utiliza óptica capaz de resolução de 8 nanômetros. A economia real para os clientes ainda surgirá da operação sustentada das fábricas.

O atraso da TSMC não resolve se ela lidera ou fica para trás no próximo ciclo de litografia. Ele cria uma comparação controlada entre o aprendizado de pioneiros e a paciência na manufatura.

Intel e Samsung agora assumem mais risco de integração, mas também ganham tempo para desenvolver processos, relações com fornecedores e conhecimento de engenharia. A TSMC assume menos risco inicial enquanto aceita uma curva de aprendizado posterior.

Para compradores de chips, a questão prática não é quem anuncia o menor rótulo de processo. É quem entrega chips em funcionamento suficientes, com energia, desempenho, custo e disponibilidade previsíveis.

Siga as evidências nesta ordem: a produção de chips lógicos da Intel, a expansão da produção de memória da Samsung e, por fim, o processo de 2030 já nomeado pela TSMC. Esses sinais revelarão se a adoção do High-NA EUV pela TSMC reflete um cronograma disciplinado ou um atraso dispendioso.