ASE PowerSiP 扩展将 AI 供电置于处理器下方，但证据仍显不足

ASE 通过三维封装设计扩展了 PowerSiP，目标是在千瓦级 AI 系统中将寄生布线损耗降低至少 50%。此次 ASE PowerSiP 扩展将电压调节置于处理器下方，缩短了超过 1,000 安培电流的传输路径。

这一布局至关重要，因为供电路径末端的几厘米已经成为阻力与发热的重要成本来源。然而，ASE 尚未公布扩展平台的测试条件、客户部署情况或数据中心节能实测数据。

因此，实际竞争点比标题中的承诺更为有限。ASE 挑战的是传统的横向电压调节器，而非解决完整的数据中心供电问题。包括 Infineon、Delta Electronics、Monolithic Power Systems、Vicor 和 Empower Semiconductor 在内的竞争对手也在推进相同的架构转变。

ASE PowerSiP 扩展增加了 3D 封装工具箱

ASE 已将 PowerSiP 从广义的供电概念，转变为面向垂直集成电压调节模块的更具体制造平台。

ASE 于 2026 年 10 月 13 日在 SEMICON West 和 Open Compute Project Global Summit 期间宣布这一扩展。该公司表示，该解决方案现已面向 AI 数据中心和高性能计算应用推出。

电压调节模块（VRM）可将输入电力转换为处理器所需的低压、严格受控电压。传统服务器主板通常将这些组件置于处理器旁边，迫使电流经由铜走线和封装连接进行横向传输。

ASE 的替代方案是在电路板背面、处理器正下方放置紧凑型 VRM。这种垂直的板对芯片布局缩短了最终转换级与计算硅片之间的物理距离。

根据 ASE 的 PowerSiP 公告，当前 AI 系统的单处理器功耗可超过一千瓦。其峰值电流可超过 1,000 安培，而核心电压仍低于一伏。

这些条件使电阻的代价异常高昂。电气损耗会随电流平方增长，因此当数千安培电流通过电路板时，即使是适度的电阻也会变得重要。

扩展后的平台整合了多种封装选择，而不是规定一种成品调节器。其中包括置于无芯基板之间的电容器，以及带有裸露端子的无基板电容器阵列。

ASE 还列出了纵横比为四比一的铜针。较高的铜针旨在降低封装阻抗，同时在受限的垂直空间内传输电力。

单面或双面模塑可将有源和无源组件整合到同一紧凑模块中。这种灵活性使客户能够根据不同的处理器封装、电路板和计算托盘高度限制调整平台。

这正是此次消息背后的主要变化。PowerSiP 现在提供了更具体的工具箱，可用于在 GPU、张量处理器和定制 AI 加速器下方构建薄型 VRM。

该公司表示，这种布局可将寄生布线损耗降低 50% 或更多。寄生损耗是指电能在传输路径中因非预期电阻和电感而耗散。

这一比例并不代表服务器或数据中心的总耗电量。它适用于调节器与处理器之间某条特定高电流路径上的损耗。

ASE 也尚未指出有哪家处理器供应商在使用扩展后的平台。“现已推出”意味着这些封装技术可供客户使用，并不意味着成品部署已经进入商业 AI 集群。

这一差别构成了本文的核心张力。PowerSiP 解决的是可量化的电气问题，但其公开证据仍停留在平台和组件层面。

为什么 AI 供电已成为封装问题

AI 处理器正在迫使电力转换、封装、散热和电路板设计成为一项统一的工程决策。

一颗以一伏电压接收一千瓦功率的处理器，大约需要 1,000 安培电流，尚未计入转换损耗和瞬态行为。要在电路板上承载如此大的电流，需要大量铜材、物理空间和热管理能力。

更长的走线会增加电阻和电感。电阻会将电能转化为热量，而电感会让供电系统更难在处理器需求快速变化时及时响应。

AI 工作负载可在不同运行状态之间高速切换。这些转换会导致电流突然变化，从而使供电电压降至处理器可接受范围以下。

工程师将这种暂时性下降称为电压下垂。设计人员通常会通过增加电容器、加宽电源平面、采用保守的电压余量或降低处理器频率来补偿。

每种应对方式都会消耗宝贵资源。更多电容器需要空间，更宽的铜结构会增加布线复杂度，而更高电压则会增加处理器功耗。

将调节器移至处理器下方，直接针对的是距离本身。电流无需从封装旁的组件横跨电路板，而是通过更短的垂直路径传输。

一项行业电源分析将垂直供电描述为应对功耗超过 1,000 瓦的 AI 加速器的新兴方案。该分析也强调了在低于一伏电压下提供 1,000 安培电流的难度。

ASE 最初于 2024 年 5 月推出 PowerSiP。当时，该公司将其架构与传统的并排配置进行了比较。

最初的 PowerSiP 数据声称，其占用面积缩小了 25%，电流密度从每平方毫米 0.4 安培提高至 0.6 安培。ASE 还报告称，在其比较中，布线损耗从 12% 降至 6%。

2026 年的扩展为更广泛的三维封装配置重新定义了此前的架构。它强调经过验证的组装方法，客户可将这些方法组合为特定应用模块。

这一演进表明，瓶颈已经转移。封装过去只是将成品芯片连接到电路板，如今却在塑造供电完整性、热性能、内存布局和可用计算性能。

更广泛的用电背景提升了微小改进的价值。国际能源署预计，数据中心用电量将从 2025 年的 485 太瓦时增至 2030 年的约 950 太瓦时。

根据 IEA 的能源展望，以 AI 为重点的设施增长将更快，其用电量预计将在此期间增长两倍。

PowerSiP 本身无法解决其中大部分需求。数据中心能耗还取决于处理器利用率、网络、存储、散热、设施级电力转换和工作负载效率。

不过，处理器附近的损耗会带来额外代价。浪费的电能会在高密度计算托盘内部转化为热量，因此散热设备必须将其移除。

因此，降低这种损耗能够带来双重帮助：既减少供电过程中的电力浪费，也降低相关的热负担。

这解释了为什么电源封装已变得具有战略意义。加速器设计者无法在仍将最终供电路径视为普通电路板细节的同时，持续提高计算密度。

垂直供电挑战并排式 VRM

主要竞争在于采用成熟制造工艺的横向 VRM，与提供更短电气路径的垂直模块之间。

横向供电仍然熟悉且实用。置于处理器旁边的调节器更易于访问、检查、散热、更换，并可采用成熟的电路板生产方法进行布局。

这种布局也让处理器区域背面可用于机械结构。插槽、安装硬件、加固件和散热组件已经在高功耗封装周围争夺空间。

它的电气弱点会随电流增大而显现。更长的路径意味着更高的电阻、更多的电感，以及在工作负载快速转换期间更容易受到电压变化影响。

垂直供电颠倒了这种取舍。它接受更高的集成度和机械复杂性，以缩短转换组件与处理器之间的距离。

ASE 的角色很重要，因为它是一家主要的外包半导体封装与测试服务商。它能够在一个封装项目中结合基板、模塑、铜互连、电容器和制造工艺。

因此，ASE PowerSiP 扩展不只是又一项功率半导体公告。它提出，先进封装供应商可以协调加速器下方所需的机械和电气组件。

这种协调可帮助使用异构处理器的客户。GPU、定制 ASIC、芯粒和高带宽内存会带来不同的尺寸与功率要求。

模块化工具箱比单一固定 VRM 提供了更多自由度。客户可选择适合特定电路板与封装的电容器结构、互连方式和模塑布局。

然而，灵活性也将设计工作推向更紧密的协作。调节器、电路板、处理器封装、散热组件和电源控制系统必须作为一个产品协同运行。

这正是“ASE PowerSiP 如何工作”不止是一张示意图的原因。只有当更短的布线能够经受热循环、机械应力、组装偏差和持续大电流运行时，该架构才能成功。

这一方案还与另一项被称为背面供电的行业趋势并行。芯片制造商用这一术语描述在硅片内部将电源布线与信号布线分离的结构。

Imec 的背面供电研究描述了埋置电源轨、晶圆减薄和纳米级硅通孔连接。这些技术在芯片内部或紧贴芯片背面运行。

PowerSiP 则在封装和电路板层面工作。它将电压调节置于处理器下方，但并不取代芯片内部的配电网络。

这两种方法可以相互补充。垂直 VRM 可缩短电路板级路径，而背面结构则可改善处理器内部的供电。

它们也可能争夺工程资源和物理空间。客户必须决定，哪些集成步骤能提供足够收益，以证明增加制造复杂性的合理性。

横向供电不会立即消失。在处理器电流、板卡密度或瞬态性能不足以证明垂直集成合理性的场景中，它仍然适用。

压力将在顶级训练加速器和定制超大规模硅片中最为显著。这些产品将极大的电流集中在昂贵系统中，而这些系统本就需要专用电路板和散热方案。

如果 PowerSiP 在这一领域取得成功，随着制造工艺成熟，其采用可能会向下延伸至更广泛市场。如果集成成本仍然偏高，垂直供电可能仍将局限于要求最高的加速器。

ASE 正进入处理器下方的拥挤竞赛

PowerSiP 进入了一个活跃的市场，电源企业与封装专家正汇聚于同一物理位置。

Vicor 一直在推广垂直供电方案，采用位于大电流处理器下方的电流倍增模块。其架构将稳压与变换分布在不同阶段，以缩短最后一段大电流路径。

Empower Semiconductor 正在为千瓦级处理器开发集成式稳压器。其 2026 年资料描述了一个可扩展平台，目标是提供超过 3,000 安培的电流。

Infineon 已推出面向垂直供电的紧凑型多相模块。Delta Electronics 也与 Infineon 合作，为 AI 数据中心处理器开发模块。

Monolithic Power Systems 提供可支持高密度垂直布局的大电流功率级。包括 Lotus Microsystems 和 Amber Semiconductor 在内的其他专业厂商，也在提出位于加速器封装下方的薄型模块方案。

这些公司销售的并非系统中的同一层级。有些专注于功率半导体电路，而 ASE 则聚焦于组装、集成和封装选项。

这种差异带来了合作机会。PowerSiP 模块仍需要合适的控制器、功率级、磁性元件、电容器，以及针对特定处理器的电气设计。

它也引发了围绕架构影响力的竞争。掌控集成模块的供应商能够影响元件选择、认证流程以及客户的切换成本。

处理器公司则从另一个方向推进。Intel 的 PowerVia 技术通过逻辑芯片背面供电，将内部电源与信号布线分离。

先进封装平台也在更靠近计算硅片的位置集成桥接器、chiplet、电容器和电源结构。芯片、封装、主板和稳压器之间的边界正变得越来越模糊。

实际问题并不在于哪家公司最先使用“垂直”一词。买家需要比较转换效率、布线损耗、瞬态响应、厚度、电流密度、散热、可靠性和制造良率。

他们还需要可比的测试条件。在某一段布线路径上测得的百分比，无法直接与从机架输入到处理器的端到端效率相比较。

这使得仅凭公开资料很难量化 ASE PowerSiP 的影响。该平台所称的降低，针对的是寄生布线损耗，而不是 AI 工作负载消耗的总功率。

如果一个较小损耗类别降低 50%，带来的系统收益也会较小。如果主要损耗类别实现类似降幅，则可能显著改变供电和散热需求。

基准条件同样重要。走线长度、铜层厚度、输入电压、输出电压、电流、开关频率和主板结构都会影响结果。

ASE 在 2024 年的对比中提供了若干有用的基准数据。2026 年公告并未披露扩展配置对应的等效测试设置。

因此，客户将通过工程样品、参考设计和贴近实际工作负载的验证来评估 PowerSiP。新闻稿中的百分比无法决定架构选择。

这一竞争格局也限制了任何声称 ASE 主导该转型的说法。此次扩展为 ASE 提供了可信的封装定位，但已有多家供应商瞄准 AI 处理器下方的供电方案。

其优势可能来自制造规模和广泛的封装能力。其挑战在于证明这些能力能够转化为经过认证、并带来可重复系统收益的模块。

50% 的说法留下了关键未解问题

ASE 的损耗降低说法在技术上具有合理性，但该公司尚未披露足够证据，无法将其视为已测得的数据中心效率提升。

“50% 或更多”这一表述在 ASE 的公告和产品资料中十分醒目。它指的是通过缩短大电流传输路径来降低寄生布线损耗。

这一说法符合基本电气原理。当较短、低电阻的路径承载相同电流时，理应浪费更少的能量。

但工程决策既取决于绝对数值，也取决于百分比。将布线损耗从 2 瓦降至 1 瓦，与从 200 瓦降至 100 瓦，产生的影响截然不同。

ASE 尚未公布扩展平台的初始损耗、电流曲线、主板几何结构、环境条件或测量方法，也没有提供独立实验室验证。

公开公告中没有模块效率曲线。这类曲线可展示稳压器在不同负载和输入条件下的运行效率。

同样没有瞬态响应图。买家需要这些信息，以判断加速器在工作负载状态之间快速切换时的电压下垂情况。

热性能证据也是另一项缺口。将电源元件置于处理器下方，会使热量集中在服务器最热的区域之一。

较短的电气路径可以减少布线发热，但稳压器在电压转换过程中仍会产生热量。工程师必须通过拥挤的主板和散热组件将这些热量导出。

机械约束同样值得关注。背面模块可能会与处理器安装系统、主板加固件、维护空间和冷板结构竞争空间。

制造良率会影响经济结果。只有当供应商能够稳定地测试、修复和生产时，将更多元件集成到紧凑组件中才会创造价值。

可靠性测试需要覆盖温度循环、大电流应力、焊点或互连疲劳以及长期运行。AI 基础设施经常在持续高利用率下运行，能够很快暴露薄弱环节。

ASE 表示其组装技术已经过认证，这支持了制造准备度。但这并不能证明每一个客户定制的 PowerSiP 模块都已完成系统认证。

另一个不确定性涉及谁掌控完整设计。ASE 提供的是工具箱，而客户和电源元件合作伙伴必须选择最终拓扑和运行参数。

这种模式提供了灵活性，但也使已公布的平台声明预测性较弱。两种 PowerSiP 实现方案可能带来不同的效率、热性能和可靠性结果。

2026 年 6 月的一篇关于垂直供电的学术论文估计，在某些系统配置中，现有方法的端到端效率仍低于 70%。其提出的架构则在特定假设下实现了更高的建模数值。

这些结果并不是对 PowerSiP 的测试，也不应被表述为如此。它们说明了为什么研究人员评估的是完整供电链路，而不是某一段布线路径。

数据中心运营商也应采用同样的严谨标准。他们需要真实工作负载下的墙端测量结果，而不仅是以百分比表示的封装级降幅。

这并不意味着 ASE 的说法毫无意义。布线损耗是真实存在的约束，缩短路径是合理的应对方式。

这意味着，该说法应成为客户评估的起点，而非终点。缺失的证据将决定 PowerSiP 是成为广泛平台，还是仅成为一种专业封装选项。

三个信号将显示 PowerSiP 是否重要

客户采用、可复现的测量结果和竞争对手的参考设计，将决定 ASE PowerSiP 的扩展是否会改变 AI 基础设施。

第一个信号是具名客户或处理器项目。ASE 已将 GPU、TPU、定制 ASIC 和高性能计算系统列为目标应用。

公开的加速器设计将表明 PowerSiP 已超越封装菜单的阶段。它还将揭示某一实现背后的功率范围、主板约束和生产计划。

超大规模云服务商的部署将强化 ASE 的论点，因为这类运营商会在整个机群规模上测量电力与热性能表现。未具名的评估或原型则只能提供较弱证据。

第二个信号是一套完整的技术数据。ASE 应公布布线电阻、转换效率、瞬态响应、热条件、模块厚度和可靠性结果。

最有说服力的对比应使用同一处理器和工作负载，比较横向与垂直供电。它还应区分稳压器损耗、布线损耗、处理器功耗和散热影响。

实测系统节能数据将澄清 50% 这一表述。它们将显示，较低的寄生损耗是否会改变服务器输入功率、持续运行频率、冷却液温度或机架密度。

第三个信号是竞争供应商如何回应。Infineon、Delta、MPS、Vicor、Empower 以及封装竞争对手的新模块，将建立实际基准。

一套通用参考设计将帮助买家比较不同架构。它也将揭示客户更重视开放式元件工具箱，还是高度集成的专有模块。

竞争对手的采用将强化 ASE 的基本判断，即横向供电已接近极限。但性能更优的竞争产品仍可能削弱 PowerSiP 自身的市场地位。

还应关注其与处理器路线图之间的互动。更高的加速器功率和更快的电流瞬变有利于更短路径，而架构效率改进则可能减轻这一压力。

设施层面的供电变化无法消除最终级问题。更高的机架电压会降低上游配电中的电流，但处理器仍需要在计算核心附近获得亚伏级供电。

IEA 报告称，全球数据中心用电需求在 2025 年增长了 17%。该机构还表示，五家大型科技公司当年的支出超过 4,000 亿美元。

这笔投资为从每一瓦电力中回收可用算力创造了强大动力。但它并不保证任何特定封装平台会被采用。

对于基础设施买家而言，近期行动很明确：要求供应商界定每一个效率百分比的计算边界，并提供原始基准数据。

除相对降幅外，还应要求提供绝对瓦数。应要求供应商给出典型负载和峰值负载下的结果，而不只是产生最佳数字的单一运行点。

工程团队也应尽早评估可维护性和散热。若模块使热设计、维修或生产良率变得更复杂，电气收益可能会消失。

ASE PowerSiP 的扩展指出了 AI 供电最后阶段的真实瓶颈。它也表明，先进封装正在成为电源架构本身的一部分。

下一个问题不是更短路径是否会降低电阻，而是 ASE 能否将这一原理转化为已交付系统中的可重复节能收益。

买家应关注具名部署、可比的系统测量结果和经过认证的量产规模。在这些信号出现之前，PowerSiP 是一种可信的架构，但其系统级回报尚未得到验证。