华为提出陶氏定律，但芯片行业早已熟悉这套方法

尽管芯片行业早已在实践其诸多工程要素，华为仍于 5 月 25 日提出了名为陶氏定律的新半导体缩放原则。

眼下的争议并不在于缩短延迟是否能改善计算系统。数十年来，工程师一直在协同优化延迟、功耗、面积、带宽、封装和软件。争论的焦点在于，华为是否将这些熟悉的实践整合为一项真正全新的定律。

这一差异很重要，因为华为提出的主张不止于发布另一种芯片架构。其论文将一个以希腊字母 tau 表示的时间常数，作为从晶体管到数据中心工作负载的共同目标。

该提案在上海举行的 IEEE 国际电路与系统研讨会上亮相。华为半导体负责人何庭波在题为“Exploration and Practice of New Paths in Semiconductors”的主题演讲中介绍了这一理念。

随后，华为发布了英文预印本论文“A Time Scaling Theory for Multi-Layer Electronic Systems”。扩展后的第二版于 7 月 3 日发布在 ChinaXiv 上，距离最初公布已超过五周。

这一时间线确立了 8 月讨论背后的事件基础。陶氏定律并非在当前社交讨论出现时才首次发布；这场讨论是在重新审视 5 月公布、并于 7 月实质性扩展的一项提案。

对标题问题持怀疑态度的回答很直接：此前的芯片厂商能够看到、也确实看到了系统级优化、垂直集成、chiplet 和缩短互连的价值。

华为潜在的独特贡献则在别处。它将这些选择归纳为一个以延迟为中心的指标，连接多个工程层面，并声称其自身产品提供了量产证据。

这使得陶氏定律更像是一项雄心勃勃的工程理念，而非新发现的物理定律。它是否配得上这个名称，取决于独立验证、可重复性，以及在华为之外的实用价值。

华为实际公布了什么

华为并未声称发现了“更快的电路更好”这一事实。它提出将时间缩短作为整个计算栈的组织指标。

在华为的框架中，tau 代表系统每一层完成一项有意义操作所需的特征时间。更小的 tau 意味着晶体管切换、电路响应或工作负载完成得更快。

该公司将这一方法与几何缩放相对比。传统半导体进步在很大程度上依赖缩小晶体管尺寸、提高密度，并获得相应的性能或能效提升。

随着制造复杂度和研发成本攀升，这一模式越来越难以维持。功耗、互连延迟、内存访问、散热和封装也成为制约系统性能的更大因素。

华为认为，即使制造节点保持不变，行业也应以压缩运行时间来衡量进步。优化目标延伸至器件、电路、芯片、封装、机架和软件。

该公司的陶氏定律公告称，这一方法支持从器件层到完整系统的协同优化。华为将这一过程称为时间缩放。

相关论文将 LogicFolding 作为一项主要实现技术。LogicFolding 将数字逻辑、模拟功能和内存在垂直互连的有源层之间进行划分。

这并非只是将彼此独立的成品芯片并排放入同一个封装中。该设计围绕短距离垂直连接和分层制造选择重组了各项功能。

华为称，在采用固定器件节点的移动 SoC 上，这一方案使晶体管密度提升 55%，能效提高 41%。

这些数据由公司自行报告。公开预印本提供了更多方法和测量结果，但并非由独立实验室完成的同行评审复现。

华为还介绍了名为 Unified Bus、Hi-ONE 和 3D Folding 的系统级技术。它们共同瞄准内存访问、光通信、封装以及大型 AI 系统。

原始预印本称，这一更广泛的技术栈可将以数百微秒计的通信压缩至数百纳秒。该说法涉及多个层面，需谨慎解读。

华为进一步表示，其陶氏定律实践在六年间助力 381 款芯片设计进入量产。公开材料并未为每一项设计提供同等程度的第三方测试。

因此，这一数字显示的是华为声称的内部部署规模，而非对一项普适定律的独立证明。

第二版之所以重要，是因为它补充了工程参数、实测数据和产品路线图。ChinaXiv 记录显示 V2 于 7 月 3 日发布，并在四天后刊登公告。

V2 发布公告特别将移动芯片和 AI 系统描述为量产规模的演示，并指出 LogicFolding 是移动端的实现方案。

这一过程解释了为何 5 月主题演讲后讨论仍在继续。华为从一项广泛公开的原则，逐步转向更具可测试性的技术提案，尽管主要验证缺口依然存在。

华为为何需要新的缩放叙事

陶氏定律让华为能够描述半导体进步，而不必将获取最新制造工艺作为唯一评判标准。

华为受到广泛的美国出口管制，这些限制约束了其获取先进半导体设备、软件和海外制造服务的能力。

这些限制形成了一种不同寻常的工程激励。在制造选项受限时，华为必须从架构、封装、互连、内存系统和软件中挖掘更多价值。

一家能够稳定获得所有领先工艺节点的公司，可以将几何缩放与这些技术结合。华为则有更强理由强调能够弥补工艺劣势的技术。

陶氏定律将这种必要性转化为战略叙事。它认为，真正的目标从来不是单纯更小的印刷尺寸，而是在更短时间内完成有用工作。

这种重新定义是合理的。买家实际感受到的是应用速度、电池消耗、吞吐量、温度和可靠性，而非名义上的工艺标签。

问题在于，工艺技术依然会影响几乎所有这些结果。一个框架无法消除晶体管性能、密度、漏电、良率或制造一致性方面的劣势。

华为的提案转而强调，工程师可以在多个层面压缩总延迟。某一层较慢的元素，或许可以通过更短的连接、更高的并行度、专用计算或更少的数据移动来弥补。

以等待内存数据的 AI 加速器为例。当运算单元持续空闲时，更快的算术单元价值有限。改善内存布局或通信可能带来更大的系统收益。

同样的原则也适用于多芯片系统。将大型设计拆分为 chiplet 可以提高复用性和制造良率，但这些 chiplet 之间的通信会引入延迟和能耗成本。

先进封装通过让组件彼此更接近，减少了其中一部分代价。垂直堆叠可进一步缩短连接，但也带来了散热、测试、键合和良率挑战。

华为的框架试图以时间来表达所有这些决策。这一共同指标可以帮助团队比较某一层的改进与其他位置产生的瓶颈。

它也对组织边界提出挑战。半导体公司往往将器件研究、电路设计、架构、封装、系统软件和应用团队分开。

共同目标可以迫使这些团队优化完整产品，而不是最大化某一局部基准。这样的管理作用可能是陶氏定律最实际的贡献。

不过，这一背景也带来了动机性推理的风险。一家无法获得领先制造工具的公司，显然有理由宣称制造节点不再那么核心。

这并不意味着相关工程工作无效。但这确实意味着，读者应当将技术测量与围绕它的战略信息区分开来。

华为必须证明，时间缩放能够带来有竞争力的产品，而不只是优于其此前内部设计的结果。跨公司的比较将远比内部演示困难。

华为陶氏定律的创新主张遭遇既有技术

芯片行业早已实践系统协同优化，因此华为最有力的创新主张在于统一化与执行，而非底层技术本身。

十多年来，半导体研究人员一直在讨论设计—技术协同优化。DTCO 会同时评估器件工艺与芯片设计，而非将制造规则视为固定输入。

行业后来将这一思路扩展为系统—技术协同优化，即 STCO。这一方法从系统需求出发，再将其转化为架构、封装、电路和技术需求。

早在华为公布陶氏定律之前多年，Imec 就已公开描述这一转变。其 2022 年的 STCO 框架认为，仅靠尺寸缩放已无法预测系统进步。

Imec 还讨论了内存层级、专用处理器、chiplet，以及系统架构与技术之间的协同。这与华为的诊断存在大量重叠。

这种重叠并不意味着两个框架完全相同。STCO 描述的是一种优化过程，而陶氏定律则提出以一个特征时间作为统一的进步指标。

不过，有一个结论无法回避：华为并未发现“器件、电路、封装、架构和软件决策应协同优化”这一总体理念。

TSMC 提供了另一项重要对照。其先进封装战略结合了 chiplet、垂直堆叠、高带宽内存和高密度连接。

该公司明确将现代产品设计描述为整体性的系统级优化问题。其技术瞄准带宽、延迟、能效、集成密度和成本。

TSMC 的 3DFabric 产品组合包括 SoIC 垂直堆叠、CoWoS 封装和集成型扇出技术。

这些产品早于陶氏定律出现。它们已让设计人员能够将不同功能放在合适的制造节点上，并在同一封装内互连。

AMD 同样利用 chiplet 分离计算与输入输出功能。Intel 则开发了封装和堆叠技术，以整合通过不同工艺制造的组件。

Nvidia 的 AI 平台协同整合加速器、高带宽内存、互连、网络和软件。其最终交付的性能取决于整个系统平台，而非某一项晶体管指标。

这些公司无需借助 Tao's Law 也能认识到，数据移动是一个瓶颈。它们早已在封装、存储系统、光互连和系统软件上投入巨资。

即便 LogicFolding 也属于一类已有成熟积累的理念。三维集成、晶圆键合、分割芯粒和异构堆叠，都拥有丰富的研究与商业化历史。

Huawei 仍可能拥有独特的实现方式。确切的分区策略、有源层构建方式、设计工具和生产控制中，都可能包含具有实质意义的创新。

一个熟悉的类别，并不意味着每种实现都显而易见。两家公司都可能追求垂直集成，却以截然不同的方式解决布局、电力输送、散热、测试和良率问题。

“定律”一词带来了更深层的问题。Moore's Law 之所以具有影响力，是因为它描述了一种可衡量的历史规律，并帮助协调了整个行业的路线图。

Dennard scaling 描述了在理想缩放条件下，晶体管尺寸、电压、电流、功率密度与性能之间的关系。

Tao's Law 目前看起来有所不同。它是一个规定工程师应优化什么的指导框架，主要由提出该框架的公司自身案例支撑。

称其为定律，并不能证明其具有普适性。独立团队必须判断其指标是否能够预测进展，是否比现有方法更能指导决策，以及能否跨产品迁移。

因此，Huawei 可以主张其对这一命名框架的首创权。但它无法合理地宣称，其他芯片制造商未能发现系统级优化。

更公允的解读是，Huawei 围绕单一时间指标，将一系列既有方向进行了系统化，并将该框架与具体的内部工程工作关联起来。

这不如发现一条新的自然定律那么戏剧化。但如果该框架能够带来可重复的设计改进，它仍然具有价值。

已公布的数据无法证明什么

Huawei 的测量结果使 Tao's Law 具备可检验性，但尚未证明其优于领先制程或竞争性系统设计。

移动芯片结果是最具体的公开证据。在固定器件节点下，55% 的密度提升和 41% 的能效改善听起来相当显著。

但这些百分比需要明确界定基准。读者需要知道哪些功能被迁移、统计了哪些面积、功耗如何测量，以及性能是否保持等效。

密度也可能有不同含义。单位面积的物理晶体管数量，并不等同于跨多个堆叠有源层的有效密度。

堆叠设计可以在相同占地面积内放置更多晶体管，同时占用额外的垂直体积。这可能具有商业价值，但也改变了比较的前提。

能效还取决于工作负载、频率、电压、内存行为、温度和软件。单一工作负载下的结果，无法证明其在每种应用中都具备优势。

这篇论文比最初的主题演讲提供了更多细节，这是积极的一步。不过，Huawei 控制着被测试的产品、实现方式、基准和报告口径。

独立复现将十分困难，因为量产芯片布局、工艺规则、封装细节和软件配置都具有商业敏感性。

“381 款芯片”的说法也有类似局限。较大的量产芯片数量支持了 Huawei 已在其组织内部广泛应用相关方法的主张。

但这并不表明全部 381 款芯片都使用了完整框架。它也没有揭示这些芯片相对于采用其他方法构建的同期产品的性能表现。

AI 系统相关主张需要更加谨慎。系统性能可以通过规模、网络、软件优化、内存容量和针对工作负载的调度得到提升。

延伸至 2035 年的预测是一份路线图，而不是测量结果。它表明 Huawei 计划投资的方向，但无法验证未来的集成收益。

散热表现仍是另一个未解决的问题。堆叠有源层可以缩短连接，但也会集中热量并使冷却更加复杂。

当多个有源层争夺电流时，电力输送会变得更困难。工程师还必须管理信号完整性、机械应力、键合缺陷和修复方案。

良率可能带来严重的经济代价。除非设计提供有效的测试和冗余机制，否则一个存在缺陷的层或键合点就可能降低整个集成堆叠的价值。

这些问题并不否定 LogicFolding。它们决定了其在实验室和产品层面的收益，能否经受住大规模量产的考验。

Huawei 还需要与先进单片设计进行更清晰的比较。保持一个器件节点不变能够展示架构杠杆效应，但竞争对手并没有义务保持其节点不变。

TSMC、Samsung 和 Intel 可以将工艺改进与先进封装结合。一家同时拥有这两种优势的竞争者，可能仍会大幅领先于主要依赖集成的系统。

因此，最可信的解读是有条件的：Huawei 表示，其方法能在自身可用的制造环境中改善产品。

这对于 Huawei 的韧性而言是重要证据。但这并不能证明时间缩放能够取代整个行业的几何缩放。

术语本身也应受到同样谨慎的审视。一个通用时间常数在数学上听起来很简洁，但不同层级通过不同的物理和计算机制运行。

晶体管延迟、导线传播、内存访问、网络通信和应用完成时间，并不总能被简化为可用于设计决策的可互换单位。

它们都可以用时间衡量。但这并不自动意味着，一条优化规则就能涵盖它们的成本、依赖关系和权衡。

降低一种延迟可能增加另一种延迟。更多并行性可以缩短完成时间，却可能提高功耗、内存流量、同步成本或芯片面积。

一个有用的框架必须呈现这些权衡，而不是简单地奖励最小的可用 tau。否则，它可能沦为普通性能工程的一个新标签。

真正的贡献或许在于组织层面

Tao's Law 作为一项科学发现或许并不那么重要；更重要的是，它可能成为一份在严苛约束下协调 Huawei 工程团队的契约。

大型半导体项目包含许多局部目标。器件团队追求开关性能，而物理设计团队则管理时序、功耗和面积。

封装团队专注于连接、热设计和可靠性。系统架构师则在计算、内存、带宽、软件行为和产品需求之间寻求平衡。

每个团队都可能改善自身指标，同时让整体系统变得更糟。一个更快的组件可能耗电过多，或需要内存系统无法提供的数据。

Huawei 以时间为中心的框架可以暴露这些错配。它要求每个团队说明，其工作如何缩短完成有用计算所需的时间。

这并不会消除功耗、成本、面积、可靠性或可制造性问题。它为团队提供了一套共同语言，用于讨论这些约束如何影响实际交付的性能。

当传统缩放带来的收益变小时，这类协调尤其有价值。企业必须在更多设计维度中寻找突破，并管理更多相互作用。

当供应限制导致首选组件或工具无法获得时，它同样具有价值。工程师必须围绕仍然可用的资源重新设计系统。

在这些条件下，内部准则可以加快决策。团队能够共同优先考虑更短的数据路径、垂直分区、内存局部性、光互连和软件变更。

该准则还可以塑造投资方向。Huawei 可以将对封装、键合、互连、EDA 工具、光通信和系统软件的投入，合理化为一个相互关联的项目。

其他半导体公司早已协调类似领域。Huawei 的贡献在于为其版本赋予了一个易于记忆的名称和单一的核心指标。

这种品牌化不应被完全忽视。Moore's Law 本身之所以影响投资，部分原因就在于行业能够围绕一个简单目标进行沟通和规划。

当研究人员、供应商、高管和客户都理解其组织原则时，路线图会变得更有效。共同术语可以降低机构摩擦。

不过，成功的品牌化也可能掩盖不确定性。口号越清晰，就越容易跳过关于基准、权衡和可复现性的问题。

Huawei 的公开传播结合了一项技术假设、一项工程计划，以及对出口管制的战略回应。读者应分别评估这些层面。

技术假设认为，时间应取代几何尺寸，成为主要的缩放指标。工程计划则结合了堆叠、互连、内存、架构和软件。

战略回应则认为，尽管制造能力受限，这些方法仍可以维持进展。支持其中一个层面的证据，并不会自动证明另外两个层面。

一个有价值的比较，应将 Huawei 产品与同期替代方案置于等效工作负载下进行对比。它应涵盖性能、能耗、面积、温度、良率和生产成本。

在缺乏这些证据的情况下，Tao's Law 仍只是 Huawei 对其工程方向的诠释。它尚未成为行业定律。

决定 Tao's Law 能否推广的三个信号

Tao's Law 将通过产品、独立分析和外部采用赢得可信度，而不是靠重复其名称。

第一个信号是详细的产品证据。Huawei 应将 LogicFolding 与已上市芯片关联起来，提供可复现的工作负载测量结果和清晰定义的比较点。

评审者应考察持续性能、能耗、散热表现、封装尺寸和可靠性。仅凭峰值基准测试结果无法平息争论。

如果 Huawei 在多个产品代际中公布一致的收益，那么可重复方法论的论据将更有力。如果证据始终具有选择性，定律的主张就会削弱。

第二个信号是制造信息披露。Huawei 无需公开专有布局，但研究人员需要足够的信息来评估键合、良率、测试和冷却。

对已上市封装进行独立物理分析将特别具有参考价值。这可以确认量产器件是否采用了论文中描述的结构。

此类分析还将澄清 Huawei 对密度的定义。占地面积改进、经层数调整的物理密度和等效制造节点，是不同的主张。

第三个信号是外部采用。一项通用的缩放原则，应当能帮助提出其名称的公司以外的组织。

大学、EDA 供应商、封装供应商和芯片设计公司，可能会将以 tau 为中心的优化与既有的 DTCO 和 STCO 方法进行测试和比较。

外部研究人员应当追问：该框架是否改变了设计决策？如果它只是对既有目标的重新命名，其采用仍将主要停留在修辞层面。

如果它能产生更好的优化工具，或预测有用的权衡，Tao's Law 即使不是一条物理定律，也可以产生影响力。

竞争对手的回应同样重要，但沉默几乎不能证明什么。TSMC、Intel、AMD、Nvidia 和其他公司早已有各自的术语、产品和路线图。

它们不太可能仅仅因为采用类似方法，就接受 Huawei 的品牌表述。技术趋同比共享词汇更具意义。

最可能的结果介于两种极端叙事之间。Huawei 很可能并未发现一项此前所有芯片制造商都不知为何忽视的显而易见真理。

它并不只是指出更低延迟更理想。该论文将一套广泛的优化框架与具体的堆叠及系统技术联系起来。

因此，争议的问题应当被重新表述。关键不在于早期工程师是否理解这些方法，历史记录表明他们确实理解。

真正的问题是，Huawei 的通用时间指标是否改善了工程师组合运用这些方法的方式，尤其是在获取先进制造能力仍受限制的情况下。

对开发者和企业采购方而言，答案将体现在已交付的系统中。应关注持续工作负载下的吞吐量、能耗、软件兼容性和部署可靠性。

对半导体工程师而言，决定性证据会更为具体。应寻找可重复的设计规则、公开披露的基线、独立测量结果，以及能将理论转化为工程决策的工具。

Huawei 已提出一个名称、一套框架以及初步的公司自报结果。但它尚未提供一项行业定律应有的广泛验证。

下一步有意义的工作，不是在赞赏与嘲讽之间二选一，而是在透明条件下，将 Huawei 所宣称的收益与已知的系统协同优化方法进行比较。

当下一代 Huawei 芯片和 AI 系统到来时，请问三个问题：物理层面发生了什么变化，哪一项延迟被消除了，以及其他环节又出现了什么新的成本？

这些答案将表明，Tao's Law 是否能超越 Huawei 的限制，还是仍只是对半导体行业早已掌握的一套方法论所作的严谨命名。