Intel 押注美国先进封装，挑战 TSMC 的 AI 芯片地位

Intel 于 7 月 29 日进入 Google News 报道周期时，提出了一项明确的制造主张：其位于新墨西哥州的业务目前可封装面积达到标准光罩面积八倍的 AI 处理器。Intel 表示，到 2028 年，这一数字将超过 12 倍。

这项宣布之所以重要，是因为 AI 芯片竞争已不再仅仅取决于能否制造更小的晶体管。如今的领先处理器会在一个封装中整合计算裸片、内存、输入输出组件和互连结构。能够可靠组装这些部件的制造商，将影响成本、性能、功耗和交付进度。

Intel 将其美国本土封装能力定位为由 TSMC 主导的亚洲供应链的替代方案。这是一个严肃的主张，但并非已成定局。TSMC 已为知名 AI 加速器提供封装服务，而 AMD 及其他设计商也已积累多年大规模交付 chiplet 产品的经验。

因此，真正的竞争并非 Intel 的某一种封装对阵竞争对手的某一种封装，而是 Intel 的工程能力与 TSMC 已确立的制造规模和客户信心之间的较量。Foveros、EMIB 以及较新的 EMIB-T 为 Intel 提供了可信的技术工具。客户、良率、产量和交付表现将决定这些工具能否打造出可持续的晶圆代工业务。

Intel 的 Google News 时刻不止关乎一家工厂

Intel 正将其在新墨西哥州长期运营的基地打造为其美国本土 AI 封装供应链主张的核心。

该公司的封装更新聚焦于新墨西哥州里奥兰乔的 Fab 9。Intel 将该基地描述为一个生产中心，用于把专用 chiplet 连接成更大的系统。chiplet 是一种较小的功能性裸片，被设计为多裸片处理器的一部分协同运行。

Intel 表示，其当前工艺可制造覆盖标准光罩面积八倍的封装。光罩是光刻设备在芯片生产过程中能够曝光的图案化区域。传统单片处理器面临实际尺寸限制，因为单个裸片必须容纳在这一范围内。

将多个裸片封装在一起改变了这一边界。制造商可以把计算单元置于高带宽内存、输入输出裸片或加速器旁边，也可以组合采用不同制造工艺生产的组件。

Intel 预计，到 2028 年其封装面积将超过标准光罩面积的 12 倍。这一方向反映了 AI 基础设施的一项基本需求：大型模型不仅需要更多计算能力，也需要足够的内存带宽来持续向处理器供给数据。

封装已成为计算机架构的一部分。裸片之间的连接必须在消耗可控能量的同时快速传递信息。电力必须能够送达每个组件，而不会造成过度发热或布线拥塞。

里奥兰乔为 Intel 提供了开展这项工作的美国本土基地。据该公司称，该基地于 1980 年以 25 名员工起步，如今拥有 2,700 名员工。Intel 还表示，该业务关联着 500 家供应商。

这些数字体现了产业基础的深度，但并未揭示先进封装的产出。Intel 在公告中没有提供单位产能、客户出货量、良率或订单承诺。这些缺失的指标，比基地规模本身更为重要。

这一时点还传递出政策层面的信息。美国已投资发展本土半导体生产，但前道晶圆制造获得了大量公众关注。一片在美国制造的晶圆，仍可能依赖海外设施完成组装、封装和测试。

美国商务部于 2025 年 1 月通过14 亿美元奖励资金解决这一缺口，用于先进封装研究和制造开发。该计划旨在建立一个能在美国本土制造并封装先进芯片的体系。

Intel 在 Google News 上的亮相契合这一国家目标。该公司认为，其新墨西哥州资产已提供所需制造链的一部分。它也在要求客户将封装视为考虑 Intel Foundry 的理由，而非仅仅是晶圆生产之后的一项附加服务。

这一区别构成了本文的核心张力。Intel 拥有可信的本土基础设施和多项差异化技术。然而，TSMC 在众多领先 AI 产品的高产量封装领域占据更强地位。

为什么先进封装如今决定 AI 芯片的规模

AI 处理器已经超越了由一块大型裸片完成所有重要任务的传统假设。

随着面积增大，单一先进裸片的制造难度和成本都会上升。一个缺陷就可能让整块裸片无法使用，因此更大的设计可能面临更低的良率。光罩限制也为单次曝光区域内可容纳的电路规模设定了物理上限。

chiplet 让设计人员能够将处理器拆分为更小的功能模块。公司可以使用先进工艺制造计算单元，同时使用较旧、成本更低的工艺制造输入输出或控制功能。它们也可以在多款产品中复用已经验证可用的设计。

这种灵活性并不意味着集成变得简单。每个 chiplet 都需要物理连接、同步通信、供电、散热和测试。跨封装传输数据仍会消耗能量，而薄弱的互连可能让昂贵的计算单元处于等待状态。

AI 让这些约束变得更加严峻。训练和推理系统会在处理器与内存之间反复移动参数、激活值和中间结果。通常称为 HBM 的高带宽内存，将堆叠式内存放置在计算裸片附近，以提高数据吞吐量。

将 HBM 放在附近只是问题的一部分。封装必须容纳更多内存堆叠、更大的计算集群及其之间的高速连接，同时还要在不断扩大的物理面积内维持可接受的信号质量。

TSMC 的 CoWoS 平台说明了这一层级为何变得如此关键。该公司将CoWoS 封装描述为高性能计算和 AI 产品的基础。它通过多种中介层方案整合处理器和 HBM。

中介层是置于裸片与封装基板之间的连接层。它提供高密度布线，可在组装后的系统中传输信号。TSMC 表示，CoWoS-S 支持面积达到光罩面积 3.3 倍的中介层，其他变体则面向更大型的设计。

TSMC 于 2012 年开始 CoWoS 量产。据该公司称，在 2022 年末生成式 AI 的采用加速后，需求急剧增长。这段历史带给 TSMC 的不只是技术规格，更是通过连续多代客户产品积累的运营经验。

AMD 的 MI300 产品系列展示了这种方案能够实现的效果。MI300A 集成了三个 Zen 4 CPU chiplet、六个 GPU 计算裸片和八组 HBM3 堆叠。AMD 表示，其具备 128GB 统一内存和约每秒 5.3TB 的带宽。

MI300X 则在同一架构家族中采用不同配置。AMD 以两块额外的 GPU 裸片替代 CPU chiplet，并将 HBM3 容量提升至 192GB。这种设计让 AMD 能够通过改变多裸片系统中的组件，打造不同的产品。

因此，AMD 的 CDNA architecture提供了有用的竞争参照。先进封装已经支撑起集成大量计算和内存组件的商用处理器。Intel 进入的是一个客户已有可用替代方案的领域，而不是等待这一概念成熟的市场。

封装也会影响供应。一种处理器设计若没有足够产能来连接其裸片和内存堆叠，便无法出货。在 AI 需求旺盛时期，即使晶圆代工厂能够生产底层晶圆，封装瓶颈也可能限制加速器的供应量。

这改变了云服务运营商和芯片设计商的采购决策。他们必须考虑产能预留、封装认证、基板供应、HBM 供应和组装良率。纸面上最具吸引力的架构，如果供应链无法大规模交付，其价值也十分有限。

对于关注 Google News 的工程师而言，关键不只是处理器包含 chiplet。封装已成为一种制造资源，它决定了哪些 AI 系统能够进入市场、上市速度，以及供应商可交付多少可用算力。

Foveros 和 EMIB 采用不同路径实现封装连接

Intel 的策略将垂直堆叠与局部水平桥接相结合，而非依赖单一连接方式。

Foveros 是 Intel 用于垂直放置和连接裸片的技术。Intel 将其新墨西哥州工艺描述为把专用 chiplet 连接到硅基底或中介层上。完成后的组件使采用不同设计或工艺节点制造的部件能够在同一封装内运行。

生产流程始于芯片贴装设备。该设备会对准并将裸片放置在承接晶圆上。随后，组件经过键合和底部填充步骤，以固定裸片并填充其下方空间。

自动前开式晶圆传送盒在设备之间运送晶圆。完成键合和底部填充后，Intel 使用水冷刀片将晶圆切割为独立封装。对准、材料、热学表现和检测都会影响最终良率。

垂直放置可以缩短某些组件之间的连接，也能减小封装占用面积。这些优势有助于移动处理器和紧凑型边缘系统，因为空间和功耗都受到严格限制。

代价则是制造复杂度。堆叠组件会集中热量，而其中一个裸片或连接出现故障，都可能降低整个组装封装的价值。测试策略必须在制造商组合多个高成本组件之前识别缺陷。

EMIB，即 Embedded Multi-Die Interconnect Bridge，采用水平方案。Intel 在相邻裸片需要高密度、高速连接的位置，将小型硅桥嵌入基板中。该桥负责传输数据，无需在整个组件下方配置全尺寸硅中介层。

Intel 认为，这种局部化设计能够减少材料使用和成本。由于制造商仅在需要通信的位置部署桥接结构，它也为构建超大封装保留了更多自由度。这一主张仍取决于每种产品的设计、制造良率和产量。

EMIB-T 则通过桥接结构增加用于供电的垂直通道。Intel 表示，这些通道能让电力更直接地抵达裸片，从而改善大型封装和当前 HBM 配置的布线。更短的供电路径可减少布线拥塞，但实际效益取决于具体实现的系统。

这种组合支撑了 Intel 对“硅拼图”的描述。设计人员可以将计算、内存、网络和输入输出单元并列放置，再在垂直连接具有优势的位置堆叠选定组件。

这种方法对 Intel Foundry 也具有战略价值。客户可以采用由 Intel、其他晶圆代工厂或多种制造工艺生产的裸片。Intel 表示，其封装业务能够组装来自不同来源的 chiplet。

这一说法回应了人们长期以来对代工独立性的担忧。芯片设计商未必希望为了适配单一供应商的工艺而重新设计每一个组件。支持外部裸片将使 Intel 无需先赢得完整晶圆合同，便可销售封装服务。

然而，技术兼容性只是起点。客户还需要设计工具、经过验证的接口、封装模型、测试方法，以及当故障涉及多家供应商的组件时明确的责任归属。这些不那么显眼的体系，往往决定了一项设计能够多快投入生产。

行业标准可以减少这种摩擦。标准化的裸片间接口让不同设计商的 chiplet 更容易互连，但封装选择仍会影响信号传输距离、带宽、延迟和功耗。物理集成仍具有足够强的专属性，需要各方密切协作。

因此，Intel 的技术路径是可信的。Foveros 负责堆叠，EMIB 负责并排连接，而 EMIB-T 则为供电整合提供了另一种路径。它们共同提供了多种方式，使 AI 系统能够突破单一单片裸片的限制。

但能力不应与客户采用混为一谈。Intel 在 7 月的公告中并未指出有任何外部 AI 加速器采用了完整的新墨西哥方案。该公司也没有公布良率、成本或交付方面的对比数据。

这些缺失并不会否定技术本身。它们界定了 Intel 接下来必须证明的内容。代工客户除了考察工程特性，也会评估产出可靠性、认证周期和支持能力。

TSMC 的规模才是真正的对手

Intel 不是要证明先进封装行得通，而是要证明客户应当将有实质意义的产量从一家成熟的领导者手中转移出来。

TSMC 通过将工艺技术、封装和客户规模连接起来，建立了自身地位。它的优势并不依赖于某一座桥接结构或中介层，而是来自拥有广泛客户关系、并具备多年封装量产经验的一体化制造体系。

该公司仍在持续扩展其 CoWoS 路线图。TSMC 的 2025 年年度报告称，其已完成采用 5.5 倍光罩尺寸中介层的封装认证，并计划于 2026 年为 AI 和高性能计算应用启动量产。

这缩小了 Intel 头条数字所制造的差异。Intel 宣称的 8 倍光罩尺寸能力大于 TSMC 提及的 5.5 倍认证规模，但封装尺寸本身并不能确立领先地位。架构、布线密度、HBM 支持、良率、成本和可用产能同样重要。

两家公司采用的结构和测量假设并不完全相同。简单的光罩倍数可能掩盖基板面积、中介层覆盖范围、桥接结构位置以及已认证产品条件上的差异。要进行公平的性能或成本比较，仍需要独立基准测试。

TSMC 的 2025 年路线图还包括 SoIC 堆叠、InFO 封装及多种 CoWoS 变体。这种广度让客户能够在 TSMC 的制造网络内选择不同的集成方式。

Intel 可以用另一种形式的广度作出回应。它设计处理器、开发工艺技术、制造晶圆，并运营封装设施。当组织执行到位时，这一覆盖范围可以加速设计与生产之间的反馈。

同样的覆盖范围也带来了客户信任问题。潜在代工客户会在处理器、加速器或相关市场与 Intel 的产品竞争。Intel 必须说服它们：制造服务准入、知识产权控制和生产优先级仍然可靠。

Intel 新墨西哥业务负责人 Katie Prouty 承认，信任是一个累积的过程。她表示，向先进封装客户成功交付将鼓励它们对 Intel 作为代工厂建立更多信心。这一表态比尺寸规格更清楚地揭示了商业挑战。

信任来自已交付的产品。客户希望看到供应商能够维持良率、遵守进度、保护设计，并在制造问题出现时作出响应的证据。一个封装延迟，就可能拖慢整个平台服务器的进度。

TSMC 已在多款 AI 产品中展现了这种能力。AMD 的 MI300 系列采用先进的多裸片集成，而其他主要加速器同样依赖复杂封装和 HBM。这些产品让 TSMC 处于当前 AI 基础设施支出中心。

Intel 仍有差异化空间。美国本土封装选项可能吸引政府项目、国防承包商，以及寻求地域多样化的客户。本土产能还可以降低一部分跨境物流和地缘政治风险敞口。

仅凭地域优势无法赢得大多数商业订单。买方会比较总成本、产能、设计支持、良率、性能和投产时间。Intel 需要在这一组指标上具备竞争力。

若与 Intel 的晶圆制造能力相结合，美国本土布局会更具说服力。客户可以将更多生产环节放入一个本土网络中。对于敏感应用，这种安排可能简化合规或供应链规划。

反过来，客户也可以只使用 Intel 的封装服务。该公司宣称支持外部制造的 chiplet，使这一选项具有重要战略意义。即便主计算裸片由另一家代工厂生产，这也能让 Intel 参与 AI 硬件市场。

TSMC 也在台湾以外扩张，包括在亚利桑那州进行晶圆生产。不过，其主要先进封装扩张仍集中在台湾。Intel 可以主张，本土封装代表着更明确的美国替代选项。

因此，压力来自两个方向。Intel 必须在面对拥有规模优势的现有领导者时证明商业执行力。TSMC 则必须持续扩展产能和封装尺寸，同时客户也在寻求额外的供应选择。

这正是 Intel 公告值得超越技术层面解读的原因。它将先进封装置于代工竞争之中，也为客户在规划需要更多计算 tile 和 HBM 堆叠的处理器时提供了另一项谈判筹码。

Intel 的封装声明并未证明什么

该公告记录了制造能力，但并未表明 Intel 已获得高产量的外部 AI 业务。

Intel 的光罩倍数是该发布中最令人印象深刻的数字。它们描述的是物理封装规模，而非生产产出。该公司没有披露 Fab 9 每月能够完成多少这类封装。

它也没有提供良率数据。封装良率衡量的是裸片、桥接结构、基板和连接完成组装后，有多少成品符合规格。若缺陷降低可用产品的比例，超大封装可能变得不具经济性。

成本比较同样缺失。Intel 表示，EMIB 可以避免在所有位置采用完整硅中介层的成本。这一机制是合理的，但该公告没有提供与 CoWoS 或其他替代方案进行产品层面比较的数据。

散热性能仍是另一个悬而未决的问题。更大的封装会在有限区域内集成更多组件和功率。散热要求会影响服务器设计、机架密度、运营成本和可靠性。

Intel 表示，EMIB-T 解决了封装内部的供电布线问题。但它并未消除从计算裸片和 HBM 中散热的需求。客户仍需要经过验证的、可在持续 AI 工作负载下保持稳定的热性能。

该公告也没有列出外部客户名称。Intel 表示，一些客户会首先就先进封装与公司接洽，但并未披露这些客户是谁，也没有说明其生产状态。它们可能正在评估技术、认证设计，或订购商业化产量。

每个阶段的意义都不同。早期接触确认了兴趣。认证表明设计能够通过所需测试。高产量生产则证明工厂能够以具有经济价值的规模稳定交付结果。

Intel 关于只有它能够在业界最大基板上混合来自不同来源的 chiplet 的说法，同样需要谨慎看待。“最大”取决于如何定义基板尺寸和支持的配置。“能够混合”也没有揭示有多少种外部组合已完成认证。

恰当的解读是，Intel 已建立了一个技术雄心勃勃的集成平台。该公司尚未提供足够的公开证据，以将这一平台置于所有竞争服务之上。读者应将其关于性能和成本的表述视为公司自身主张。

TSMC 也应受到同样审慎的审视。其公开路线图和量产历史确立了强势地位，但客户仍可能面临产能限制、认证延迟或需求变化。没有任何封装路径可以规避所有制造权衡。

AMD 的多裸片产品证明了商业可行性，但并不能证明每种 chiplet 架构都优于单片替代方案。拆分设计会增加接口和封装工作。其收益必须超过通信和集成成本。

AI 买方也不应将比较简化为单一封装特性。系统性能取决于计算架构、内存、网络、软件、散热和集群设计。再出色的封装也无法弥补堆栈其余部分的弱点。

开发者会间接感受到这些决定的影响。更好的集成可以增加可用内存并减少数据移动，让单个加速器能够运行更大的模型或批次。无论架构在理论上有何优势，供应不足都可能限制实际可获得性。

企业买方面临另一层不确定性。AI 硬件路线图演进迅速，而基础设施采购通常会服役多年。买方必须权衡短期可用性与兼容性、软件支持、能耗及未来升级选择。

通过 google news 跟踪这一议题可以帮助读者发现公告，但标题很少揭示制造成熟度。决定性的证据将出现在客户产品、产能披露和持续交付之中。

三个信号将表明 Intel 能否缩小差距

只有当客户将其技术选项转化为可重复的生产，Intel 的封装战略才会在商业上变得重要。

第一个信号，是某家已具名的外部 AI 客户进入量产。一款得到确认的产品将表明 Intel 已通过设计集成、认证和商业审查。它的分量将超过又一次对封装尺寸的描述。

最有力的证据将包括出货时间表，以及 Foveros、EMIB 或 EMIB-T 的明确角色。原型公告会有参考价值，但并不完整。面向云服务商或企业客户的商业系统投入使用，将显著加强 Intel 的论据。

若连续多个发布周期都没有具名产品，这一论点将被削弱。这将表明，Intel 的封装能力可能比将其转化为高产量代工关系更容易营销。

第二个信号，是可量化的 Fab 9 产出。Intel 最终应提供产能、利用率、良率或交付信息，让客户能够评估制造规模。即便是方向性的披露，也会改善与成熟替代方案的比较。

仅有扩张公告并不足够。设备安装不等于已认证产出，而已认证产出也不保证经济性良率。投资者和客户应寻找生产提升且不牺牲可靠性的证据。

该公司设定的 2028 年目标提供了一个更长远的衡量基准。超过标准光罩面积 12 倍的封装将代表显著的物理集成。在此之前，中间阶段的客户设计应能揭示市场是否存在对这一规模系统的需求。

第三个信号来自 TSMC 的回应。TSMC 已为 2026 年量产认证了 5.5 倍光罩尺寸的 CoWoS 技术。进一步扩大封装规模、增加产能或推出新的 HBM 集成选项，都会抬高 Intel 必须跨越的门槛。

TSMC 的迅速回应并不会让 Intel 的工作失去意义。相反，这将证实大尺寸封装竞争正成为 AI 制造的核心环节。客户可能从更多产能、替代设计以及更强的议价能力中受益。

AMD 和其他芯片设计公司将通过其产品选择提供更多证据。如果未来的加速器采用更多芯粒、更多 HBM 或混合制造节点，将检验哪些封装平台能够可靠地支持这些配置。

市场还应关注 Intel 是否能在不要求客户将这些芯粒转移至 Intel 工艺的前提下，为外部制造的计算芯粒进行封装。成功的混合代工产品将支持 Intel 对其灵活性的主张，并可能使封装成为其参与重大 AI 项目的独立路径。

对开发者而言，这些信号会影响可获得哪些加速器，以及它们支持何种内存配置。对基础设施团队而言，它们会影响交付进度、系统密度和供应商风险。对政策制定者而言，它们则检验国内投资能否形成端到端的半导体产业链。

Intel 已在先进封装竞争中树立了一个可信的标杆。Foveros、EMIB 和 EMIB-T 针对的是更大型 AI 处理器面临的实际限制。Rio Rancho 则提供了一个拥有数十年运营历史的美国制造基地。

尚未解决的问题在于执行。TSMC 已具备规模、活跃的客户项目和广泛的封装产品组合。Intel 必须将封装尺寸和本土产能转化为客户信赖的已出货产品。

因此，下一条 google news 标题应围绕三个问题来判断：Intel 是否公布了量产客户？是否披露了有实质意义的生产证据？其技术是否已进入买家能够部署的系统？

关注这些答案，而不只是光罩倍率。它们将表明 Intel 是在为 AI 封装打造持久的第二供应来源，还是仅展示了一项令人印象深刻、却仍在等待决定性客户的能力。