Intel High-NA EUV 里程碑突破百万片晶圆，但掩模难题仍未解决

Intel 表示，其已使用 High-NA EUV 处理超过一百万片晶圆，推动这项技术从实验室中的前景走向有限的商业化制造。Intel 的 High-NA EUV 里程碑涵盖安装测试、研究工作、工艺开发以及生产晶圆。这种广义统计很重要，但 Intel 的领先优势同样值得关注。

该公司于 2024 年在俄勒冈州安装了首台商用 High-NA 扫描仪。不到两年半后，部分 Panther Lake 处理器的选定层已开始通过 High-NA 设备制造。Intel 表示，吞吐量、可用性和叠对性能均符合其预期。

然而，这一里程碑并未解决 High-NA EUV 是否能为先进芯片带来最佳经济效益的问题。TSMC 仍在通过传统 EUV 持续推进制程微缩，Samsung 则正准备自身的 High-NA 路线。Intel 现在必须将早期运行经验转化为更高良率、更低图形化复杂度，以及代工客户的承诺。

下一个挑战在晶圆之上。如今的 High-NA 扫描仪使用标准 6 英寸方形光掩模，这使其只能进行半视场曝光。Intel 可以将这些视场拼接起来，但拼接会带来设计、工艺和生产效率方面的考量。

因此，Intel 正在支持尺寸大得多的 6×12 英寸掩模格式。它将恢复全视场曝光，并有望提升扫描仪生产率。但这也要求掩模、检测、搬运、自动化和光刻供应链全面调整。

Intel 的 High-NA EUV 里程碑已进入实际生产

真正重要的变化不只是七位数的处理量。Intel 已将 High-NA EUV 接入一款正在出货的逻辑产品。

Intel 和 ASML 于 2026 年 9 月 7 日在加州蒙特雷举行的 SPIE 光掩模技术与极紫外光刻会议上公布了这一里程碑。其 High-NA 更新称，处理晶圆总量已超过一百万片。

这一数字涵盖多种不同类型的工作，包括用于扫描仪认证和测试的晶圆、研发工作以及量产制造。读者不应将其理解为一百万片已完成、可供销售的处理器晶圆。

即便有这一限定，量产部分仍具有分量。Intel 表示，已在部分 Core Ultra Series 3 处理器的选定层中采用 High-NA EUV。该产品系列的代号为 Panther Lake。

一片半导体晶圆需要经历众多制造步骤，只有部分层需要最精细的光刻。Intel 并未将 Panther Lake 的每一层都转移到 High-NA 设备上，而是让选定层同时通过 High-NA 扫描仪和传统 0.33-NA EUV 系统完成双重认证。

双重认证使工厂拥有更灵活的调度能力。一层可根据产能、设备可用性和生产需求，流转至兼容的扫描仪。Intel 表示，其 High-NA 图形化层的表现与传统 EUV 制造的可比层相当，或更胜一筹。

这一说法仍属于公司主张。Intel 尚未公布足够的层级良率、缺陷、周期时间或成本数据，外界无法据此计算其商业优势。此次公告提供的是一项运行里程碑，而非完整的制造成绩单。

不过，这一时间线值得注意。Intel 于 2024 年 4 月在俄勒冈州希尔斯伯勒的 D1X 研发设施完成首台商用 TWINSCAN EXE:5000 的组装。该公司的 安装细节称，这套系统重量超过 150 公吨。

设备由 43 个货运集装箱运送的 250 多个板条箱组成。其安装标志着校准、工艺开发、光刻胶测试、量测整合和图形化实验的开始。

High-NA EUV 将数值孔径从 0.33 提升至 0.55。数值孔径衡量光学系统收集并聚焦光线的能力。更高的数值让扫描仪可在相同的 13.5 纳米 EUV 波长下分辨更精细的特征。

Intel 此前表示，这项技术可打印出比传统 EUV 小最多 1.7 倍的特征。该公司还估计，二维微缩最多可支持 2.9 倍更高的特征密度。这些数字描述的是光学潜力，而非成品中得到保证的晶体管密度。

处理晶圆突破百万片表明，Intel 已超越孤立的演示阶段。工程师已在设备、材料、掩模、工艺配方和量产条件中积累运行数据。这些经验难以浓缩进一张规格表。

因此，这一里程碑赋予 Intel 整合方面的领先优势，却不会自动带来成本、良率或客户方面的领先。这些结果取决于该公司能否有效地将工艺学习转化为可重复的制造能力。

High-NA EUV 为何改变图形化方程

High-NA EUV 的重要性在于，它能够以更精细的单次曝光，替代部分复杂的多重曝光步骤。

每一枚先进芯片都始于一个被划分为许多图形化层的设计。光刻扫描仪将每一层的图案从光掩模投射到覆盖硅晶圆的感光材料上。后续步骤则对结构进行蚀刻、沉积、离子注入和互连。

传统 EUV 已经减少了若干先进层所需的曝光次数。然而，其 0.33 数值孔径最终会遇到分辨率限制。芯片制造商可通过计算技术和多重图形化来延伸其能力，但每增加一次曝光都会提高工艺复杂度。

多重图形化会将一个高密度图案分拆为两次或更多次曝光。工厂必须在后续工艺步骤将这些曝光组合起来之前，精确对准它们。任何对准误差都可能影响电气特性、良率或可靠性。

High-NA 设备通过光学方式应对这一问题。ASML 的 光刻原理说明，其 EXE 平台将数值孔径提升至 0.55。这一改进支持更小的打印特征和更高的成像对比度。

更好的对比度可以扩大可接受的工艺窗口。工艺窗口是指仍能产生可用图案的曝光和焦距条件范围。更宽的窗口可使困难层对日常生产波动更具容忍度。

不过，分辨率只是制造决策的一部分。芯片制造商还会评估扫描仪吞吐量、掩模复杂度、光刻胶性能、缺陷率、叠对、维护、能耗以及所需配套工艺步骤的数量。

更精细的曝光并不必然更便宜。High-NA 系统引入了新的光学行为、材料要求和工厂整合工作。通过减少多重图形化节省的成本，必须超过扫描仪及其他环节新增的工艺成本。

Intel 的百万片晶圆经验有助于回答这些问题。重复运行能够揭示工艺能否在不同设备、班次、掩模版本、材料批次和维护周期中保持稳定，也会暴露小规模研究样本可能遗漏的失效模式。

这些运行知识可以影响设计规则。代工客户不会直接与扫描仪光学系统打交道，而是通过工艺设计套件，即 PDK，来使用将制造限制转化为规则和经验证设计组件的体系。

Intel 表示，其 PDK 支持半视场内的 High-NA 布局，以及采用拼接的设计。这使光刻选择成为客户设计环境的一部分，而不再只是工厂内部的实验。

这项技术还为 Intel 的选定 18A 层提供了另一条生产路径。该公司无需让整个节点依赖尚未成熟的设备群，即可积累 High-NA 经验。随后，它可以将这些经验用于 Intel 14A；后者在设计时已考虑到更广泛地使用 High-NA。

这种分阶段方式与此前的光刻技术转换相似。新扫描仪通常先在数量有限、要求严苛的层中进入生产。只有当性能、可用性、良率和经济效益支持改变时，制造商才会扩大其使用范围。

百万片这一节点表明，Intel 已较早开启这一学习周期。其优势在于积累的工艺经验。决定性问题在于，当竞争工艺依然可行时，这些经验能否带来可量化的收益。

半视场掩模是 Intel 面临的即时限制

High-NA 光学系统提升了分辨率，但与当前标准掩模配套时，其非等倍率设计会将曝光视场减半。

当前的半导体光掩模通常被称为 6 英寸掩模。传统 EUV 扫描仪利用它们在晶圆上曝光约 26×33 毫米的视场。该视场可容纳一颗大型芯片或多个较小设计。

High-NA 扫描仪采用非等倍率光学系统，即在两个轴向使用不同的放大倍率。该系统在一个方向采用 4X 放大倍率，另一个方向则为 8X。使用现有掩模格式时，这一配置会产生接近 26×16.5 毫米的曝光视场。

因此，扫描仪覆盖的面积约为传统视场的一半。许多较小的裸片可容纳于该区域内，因此这一限制对所有设计的影响并不相同。大型处理器、加速器和其他大尺寸裸片则面临更大的挑战。

Intel 提供了两种即时应对方案。设计人员可以安排布局，让相关图案保持在一个半视场内。或者，制造工艺可以曝光相邻的两个半视场，再将它们拼接起来。

视场拼接会将两个分别曝光的图案区域对齐，使其作为一个更大的视场运行。这一概念已经成熟，但半导体生产要求边界处具有极高的定位精度和一致的电气性能。

拼接布局也需要规划。设计人员必须决定边界的位置、哪些结构跨越边界，以及设计规则如何处理该区域。验证工具必须确认最终几何图形仍具备可制造性。

Intel 表示，其当前的拼接能力和 PDK 使客户无需等待新的掩模标准，也能使用 High-NA EUV。这在战略上很重要，因为掩模转换无法仅由 Intel 一家公司完成。

现有体系使 High-NA 仍具实用价值，但也削弱了这项技术最简单的经济性论点。对于大视场而言，一台需要两次曝光的扫描仪会牺牲部分通过简化图形化工艺所获得的生产率。

具体取舍取决于层级。两次拼接式 High-NA 曝光的表现可能仍优于多次传统 EUV 曝光及其配套步骤。对于另一层，传统 EUV 则可能仍是更具经济性的路径。

这正是为何单一标题数字无法决定制造价值。处理一百万片晶圆显示出大量使用，但并未揭示各层的曝光次数、视场利用率、周期时间、良率或成本。

据报道，Intel领先行业其他厂商的说法也需要结合背景来看。Intel和ASML的官方公告确认了Intel的总量，但未公布完整的竞争对手统计数据。这一比较依赖于其他High-NA用户有限的公开披露。

Intel显然较早开始了商用设备整合。然而，制造商很少披露完整的实验晶圆数量。现有证据更有力地支持Intel的先发优势，而非精确的全行业排名。

在这一更狭义的解读下，报道的晶圆里程碑依然意义重大。Intel已让High-NA设备接受持续的工厂使用考验，而竞争对手仍在评估采用时间表。

对于芯片设计人员而言，半场曝光问题会带来实际影响。更小的曝光视场会影响芯片尺寸、布局规划、互连布置以及掩模策略。这些限制对于大型AI和高性能计算设计尤为重要。

Chiplet提供了一种部分解决方案，因为它将大型系统拆分到多个较小的芯片上。但Chiplet也带来了封装、互连、供电、延迟和软件方面的考量。它们并不能消除大型芯片对高效光刻的需求。

Intel的拼接解决方案让现有掩模生态系统得以继续运作。更大尺寸掩模计划的目标不是管理这种妥协，而是消除它。

6×12英寸掩模将重塑的不只是扫描仪

将掩模的一个维度加倍或可恢复High-NA全视场曝光，但这项改变需要一项覆盖全行业的基础设施计划。

Intel支持更大尺寸光掩模已超过三年。拟议规格为6×12英寸，而当前标准约为6×6英寸。新增面积可容纳完整High-NA图案的两个半区。

届时，扫描仪可在无需拼接的情况下曝光26×33毫米视场。这将使High-NA更容易应用于更大的芯片，并可能减少此类设计所需的曝光次数。

Intel和ASML并未将更大尺寸掩模描述为可立即投入生产的功能。双方9月的公告描述的是一项仍需标准、基础设施和技术发展的转型。

光掩模并不只是一块带图案的材料。它需要经过写入、检测、清洗、存储、运输、装载、对准和曝光系统。每个环节都是围绕既有尺寸和操作规则构建的。

掩模写入设备需要能够精确制作更大表面上的图案。检测设备需要在更大的面积内发现极其微小的缺陷。用于保护掩模免受颗粒污染的薄膜Pellicle，也需要具备合适的材料和机械性能。

工厂还需要兼容的掩模盒、机器人、存储系统和运输路径。电子设计自动化软件必须理解新的视场几何结构。扫描仪接口和掩模平台也必须能够安全、精确地支持这一规格。

这些相互依赖关系解释了为何Intel无法仅靠订购一块不同尺寸的玻璃来完成转型。可行的标准需要ASML、掩模供应商、设备厂商、材料公司、设计软件开发商和芯片制造商共同参与。

ASML CEO Christophe Fouquet肯定了Intel的早期采用，以及其对6×12英寸掩模演进的支持。Intel高管Naga Chandrasekaran表示，近期计划仍是使用标准掩模推进High-NA，包括采用或不采用拼接。

Samsung现已投下另一张重要支持票。9月8日，该公司宣布将加入大尺寸掩模计划，并与ASML合作开展未来High-NA制造。

Samsung还将High-NA EUV与未来DRAM生产联系起来。存储厂商的参与很重要，因为更广泛的用户基础能够证明供应商投资的合理性。它也能防止这一更大规格沦为仅由一家逻辑芯片制造商支持的解决方案。

成功转型将增强ASML EXE平台的经济合理性。全视场曝光可在没有拼接边界的情况下服务大型芯片，也能减少布局和客户设计选择所受的限制。

不过，这一转型面临协调难题。供应商必须在需求确定前投入资金，而制造商则倾向于在承诺生产前等待基础设施得到验证。标准可以降低这种风险，但无法完全消除它。

Intel的内部掩模专业能力赋予其有利位置。该公司能够将光刻要求与实际掩模制造知识相结合。即便如此，内部能力也无法替代一个具有竞争力的外部生态系统。

更大规格还需要严格的缺陷控制。掩模面积增加，意味着必须满足严苛规范的表面更多。如果曝光环节的生产率提升导致掩模制造变慢或可靠性下降，其价值就会被削弱。

因此，拟议中的掩模是Intel长期High-NA论证的核心机制。它将更高的光学分辨率与大型芯片所需的全视场生产率联系起来。

在该生态系统具备量产条件之前，Intel必须通过标准掩模证明其价值。拼接不仅是一项过渡性的技术演示，它是在行业讨论更大标准期间，推动High-NA部署持续前进的桥梁。

TSMC和Samsung让Intel的领先地位更显立体

Intel在已部署High-NA经验方面领先，但竞争对手正检验较晚采用能否带来更好的经济效益。

TSMC提供了最清晰的相对策略。这家晶圆代工厂持续通过工艺改进、计算光刻和多重图案化来延展传统EUV。其截至2029年的公开路线图并未将High-NA安排至量产节点。

这并不意味着TSMC永久拒绝High-NA。其立场是，采用应建立在具有意义且可衡量的制造收益之上。该公司还表示，即使不使用High-NA，也能实现其规划中的A14改进。

TSMC路线图将Intel的早期领先转化为一项真正的战略比较。Intel正在承担当前的学习成本，而TSMC则更长时间地保留成熟基础设施。

如果传统EUV继续满足密度、良率和性能要求，延后采用就可能显得审慎。TSMC可避免早期设备整合，并让供应商在其投入重大生产产能前解决生态系统问题。

如果多重图案化变得过于复杂或昂贵，Intel的早期投资就会更具价值。届时，Intel将带着成熟的工艺配方、训练有素的团队、设备历史数据和客户设计规则进入这一阶段。

Samsung处于中间位置。其晶圆代工路线图将High-NA安排在更遥远的未来，用于1纳米级逻辑工艺。其与ASML的新合作也面向未来DRAM制造和更大尺寸光掩模平台。

Imec为更广泛的行业提供了一条共享开发路径。这家研究机构于2026年3月在鲁汶安装了EXE:5200系统。其High-NA项目让合作伙伴公司能够开展工艺、材料、逻辑和存储研究。

Imec预计该系统将在2026年第四季度完成全面认证。其工作可能缩小Intel独有的学习优势，因为多家制造商和供应商可以通过共享生态系统开展开发。

不过，使用研发平台并不等同于在产品晶圆厂内运行扫描仪。量产会带来排程压力、维护要求、工艺波动和良率后果。Intel的经验涵盖开发以及部分制造层。

因此，竞争并非简单的Intel对阵TSMC或Samsung。核心较量是早期整合与延后采用之间的竞争。

Intel认为，早期使用能够积累知识，并为14A做好准备。TSMC的策略则表明，成熟的0.33-NA系统在未来若干个节点中仍可保持经济竞争力。Samsung正在支持共享基础设施，同时按照自身的逻辑和存储规划推进High-NA。

Intel必须证明，其领先地位能够改善其晶圆代工业务。外部客户关注的是可预测的性能、良率、产能、设计支持和成本。他们不会仅因某一工艺使用了更新的扫描仪就选择它。

这一商业检验对Intel 14A尤为重要。Intel已承认，先进节点需要可观的晶圆量才能达到经济效率。若缺乏主要客户，复杂的High-NA工艺将难以证明其开发和运营成本的合理性。

百万晶圆这一数字有助于Intel展示准备程度。它让潜在客户看到，该公司处理的并非只是短期实验运行。然而，客户仍会要求在其自身设计要求下获得特定工艺的结果。

技术领先与商业验证之间的这一差距，是本文的核心张力。Intel已建立起关于运行经验的最有力公开主张，但尚未证明这些经验会改变晶圆代工市场份额或客户经济效益。

百万晶圆统计未揭示的信息

这一里程碑衡量的是活动量，而市场最终需要的是关于产出质量、工艺成本和客户采用情况的证据。

Intel将认证、测试、研究、开发和量产晶圆合并计入一个总数。每一类都能产生有价值的信息，但它们的商业含义并不相同。

认证晶圆可用于测试扫描仪是否满足性能要求。研发晶圆可探索光刻胶或图案化工艺配方。量产晶圆有助于产品流程，但即使是这类晶圆，也可能只在部分层使用High-NA。

该总数未揭示各类别分别包含多少晶圆，也未披露每片晶圆的High-NA曝光次数、完成完整量产流程的比例，或最终产品良率。

Intel表示，套刻精度、吞吐量和可用性符合其预期。套刻精度描述的是一个图案层与另一个图案层对准的准确程度。可用性衡量的是设备保持可用于生产工作的频率。

这些说法令人鼓舞，但这些预期本身并非公开基准。Intel没有提供对比，说明每个图案化层的成本相对于其0.33-NA工艺如何。

该公司还表示，High-NA层达到或超过了可比传统EUV层的水平。在确立制造优势之前，这一比较需要更多细节。相关证据应包括持续生产中的缺陷密度、电气性能、周期时间和良率。

拼接增加了另一项不确定性。Intel已展示设计和工艺支持，但经济效益可能因芯片尺寸和层而异。大型芯片可能需要更多次曝光，而较小的布局则可能自然适配半场视场。

6×12英寸提案则带来了更长的未知因素清单。行业需要最终确定的标准、经过认证的掩模、兼容的检测设备、可靠的搬运方式、扫描仪支持，以及可量产的Pellicle。

Samsung 的参与提升了这项倡议的可信度，但并未确定交付日期。Intel 和 ASML 的公告也没有说明，哪些已部署的 EXE 系统能够通过改造支持更大的掩模。

掩模转型可能会为整个供应链带来新的资本投入需求。如果工厂必须同时支持两种规格，也可能造成暂时性的割裂。供应商需要看到足够的需求，才能证明并行产品线的合理性。

Intel 14A 为这些技术问题带来了商业压力。该制程节点面向外部晶圆代工客户，也可能用于 Intel 自身产品。其成功取决于的不只是分辨率。

客户必须信任 Intel 的设计工具、知识产权库、先进封装选项、制造产能和交付进度。High-NA 可以支撑制程，但无法弥补其他环节的不足。

Intel 此前的财务披露也将 14A 的经济前景与大量外部需求联系在一起。这使客户承诺成为一项关键验证信号。一种制程可以在技术上准备就绪，却在商业上未被充分利用。

这些不确定性都不会削弱这一里程碑。相反，它们界定了该里程碑究竟证明了什么。Intel 已表明，High-NA EUV 能够持续运行，并为特定产品层提供支持。

它尚未证明 High-NA 对每一个相关层都是成本最低的方案，也未证明更大尺寸掩模会按既定时间表到来，更没有将其设备领先优势转化为无可置疑的晶圆代工优势。

因此，读者应将 Intel 的 High-NA EUV 里程碑视为制造就绪性的证据，而非对制造领导地位的最终裁决。

三项信号将决定 Intel 的领先优势能否兑现

下一阶段将通过生产披露、大尺寸掩模承诺和外部客户决策来评判。

第一个信号是更详尽的 18A 制造数据。Intel 最终应提供更明确的证据，说明有多少生产层使用 High-NA、工厂将这些层导入 EXE 工具的频率，以及结果与 NXE 扫描仪相比如何。

良率趋势尤其有参考价值。随着产量增加，若良率保持稳定，将强化 Intel 关于 High-NA 已超越开发阶段的主张。若持续依赖双重认证，则可能意味着产能或制程成熟度仍有待提升。

第二个信号是一份具体的 6×12 英寸掩模路线图。Samsung 的参与扩大了行业支持范围，但供应商仍需要明确技术要求和投资时间表。应关注标准决策、原型掩模、检测支持、扫描仪兼容性和认证目标。

协调一致的时间表将增强 Intel 的经济论据。它将表明，业界预计 High-NA 会拥有足够需求，以重建关键掩模基础设施。若反复展示却没有量产日期，则会削弱市场对短期全视场应用的预期。

第三个信号是 Intel 14A 的外部需求。具名客户、已承诺的设计项目和制造协议，将把 Intel 的光刻领先优势与晶圆代工业务联系起来。缺少重大承诺，则会使这项技术依赖于 Intel 的内部产品。

客户的决策还将揭示，设计人员是否重视 Intel 早期的 PDK 和拼接工作。晶圆代工买家评估的是完整制程平台，因此 High-NA 必须为性能、密度、良率、进度和成本的有力组合作出贡献。

衡量 Intel 的领先地位，不应只看安装了多少台扫描仪，更应看其是否将积累的经验转化为可靠产品。该公司积累大量 High-NA 运行经验的速度，似乎快于其同行公开披露所显示的水平。

大尺寸掩模工作表明，Intel 认识到了仍然存在的制约因素。标准掩模使当下的生产成为可能，而拼接技术则将其延展至更大的版图。6×12 英寸规格将使 High-NA 的分辨率与熟悉的全视场尺寸相匹配。

这一转型需要集体行动。Intel 可以提供需求、工程工作和制造经验；ASML 可以开发扫描仪支持；Samsung 和其他制造商则可以让供应商相信，这一规格具备市场。

对于工程师和技术团队而言，这一事件提醒我们，重大平台转型依赖于相互关联的证据。规格、制程记录、供应商决策和客户承诺必须保持可检索、可比较。结构化的工程知识库可以帮助团队在漫长的开发项目中追踪这些依赖关系。

Intel 的 High-NA EUV 里程碑表明，这项技术已跨越重要的运营门槛。接下来的问题更为尖锐：Intel 能否将一百万片已处理晶圆转化为可重复的经济优势？请关注 18A 量产披露、大尺寸掩模供应链，以及首批重要的 14A 客户承诺。这些信号将揭示，Intel 的早期领先优势会成为持久的制造筹码，还是仅仅是一场昂贵的抢跑。