Microchip 数据中心产品组合扩展，但集成才是真正的竞争

Microchip Technology 于 10 月 12 日扩展了其数据中心产品组合，推出三项协同更新，涵盖 PCIe 6.0 连接、NVMe 存储和 SmartRAID 加速。此次发布包括一款配备 64 条 PCIe Gen 6 通道的小型交换芯片、一款升级的 SSD 控制器，以及面向 NVMe 阵列的更广泛保护功能。竞争焦点很明确：更快的组件固然重要，但基础设施买家日益依据这些组件能否协同工作来评判供应商。

Microchip 数据中心产品组合目前覆盖 AI 服务器内部数据传输、存储和保护的多个层面。这种广度让该公司进入了与 Broadcom 等供应商的系统级竞争，后者同样在推广集成式 PCIe Gen 6 连接堆栈。产品并非可以互换，但两种策略都瞄准了同一个设计难题。

Microchip 表示，更广泛的产品组合能够简化开发并缩短部署周期。不过，10 月发布的信息提供的是规格与功能说明，而非独立的工作负载结果。买家仍需要看到涵盖互操作性、功耗、故障恢复以及生产规模管理能力的证据。

Microchip 数据中心产品组合如今覆盖三大瓶颈

Microchip 正将连接、存储介质控制和数据保护整合为一项基础设施方案。

核心产品是一款新的 Switchtec PCIe 6.0 Low-Lane-Count 交换芯片。它最多提供 64 条通道和 32 个端口，并支持 x2、x4、x8 和 x16 分拆选项。分拆可将一条物理 PCIe 连接划分为更小的链路，使一台交换芯片能够服务于通道需求不同的设备。

该交换芯片面向无法容纳 Microchip 最高密度设备的平台。较少的通道数可适用于存储系统、紧凑型服务器和智能边缘设备，这些设备需要 PCIe 6.0，但不需要非常大型的交换芯片。

Microchip 还在该设备中集成了直接内存访问功能。DMA 允许连接的硬件在无需让每笔事务都经过主机处理器软件的情况下传输信息。该公司称，这种设计可降低点对点传输对 CPU 的占用。

该交换芯片支持 PCIe Multicast，可将同一份数据分发至多个端点。分区功能还可将连接的资源划分为可独立管理的组。这些功能对于包含多个加速器、存储设备或主机的系统尤为重要。

安全功能包括硬件信任根和安全启动。硬件信任根通过受保护电路来建立身份和完整性验证的基础。安全启动则会在允许设备运行前验证获准的软件。

第二项更新涉及 Microchip 的 Flashtec NVMe 5016 控制器。NVMe 是一种面向通过 PCI Express 连接的固态硬盘而设计的存储协议。该控制器仍为 PCIe Gen 5 产品，但 Microchip 新增了安全性和可用性能力。

升级后的控制器支持 CNSA 2.0，即旨在指导国家安全系统后量子保护的 Commercial National Security Algorithm Suite。它还新增双端口运行能力，使两条数据路径能够访问同一存储设备。

双端口连接适用于无法容忍单条链路成为单点故障的系统，也能够通过冗余路径分散工作负载。Microchip 将这一能力与虚拟化、服务质量控制和可编程行为相结合。

第三项更新扩展了 Adaptec SmartRAID 4300 产品系列。RAID 会根据所选布局，将多个硬盘组合起来以提升性能、可用性，或两者兼顾。SmartRAID 使用专用加速能力，在主机 CPU 之外处理这些存储操作。

新功能包括支持采用本地或远程密钥管理的自加密硬盘。Microchip 还新增了 RAID 6 和 RAID 60 配置，这些配置使用分布式校验来承受硬盘故障。

操作系统支持现已覆盖 Linux、Debian、Ubuntu 和 Windows 11 环境。其他新增功能包括动态 NVMe 配置、持久事件日志和点对点重建。StorageCore API 支持使客户能够将管理功能连接至第三方软件或基板管理控制器。

这些是彼此关联的更新，而非一个单体平台。交换芯片负责管理 PCIe 连接，Flashtec 位于 SSD 设计内部，SmartRAID 则保护硬盘组。它们的综合价值取决于跨越这些边界的集成。

Microchip 的产品组合公告称，不同设备的供货情况有所差异。公告引导感兴趣的客户联系公司代表或授权分销商，而非提供统一的上市时间表。

这一差异很重要。此次发布扩大了 Microchip 可覆盖的系统范围，但并不意味着所有组件都会在经过验证的服务器配置中同步出货。

PCIe 6.0 让信号质量成为系统问题

PCIe 6.0 将链路速度提升一倍，但其电气要求令主板设计和组件协同更加困难。

新的 Switchtec 设备在每条通道上可运行至每秒 64 千兆传输。根据 PCIe 6.0 规范，一条 x16 连接可提供最高每秒 256 GB 的双向带宽。

PCIe 6.0 通过四电平脉冲幅度调制，即 PAM4，实现这一速率。较早的 PCIe 世代使用两个信号电平。PAM4 通过表示四种可能状态，在一个信号周期内承载两位数据。

这种效率也缩小了有效信号电平之间的电气间距。当走线跨越主板、连接器、转接板或线缆时，噪声、损耗和干扰会变得更难控制。因此，PCIe 6.0 增加了前向纠错和一种称为 flit 的固定大小流控单元。

结果不只是一个更快的插槽。服务器制造商必须协调交换芯片、重定时器、时钟、连接器、主板材料、固件和诊断软件。任何薄弱环节都可能让系统无法达到预期速度或可靠性。

Microchip 的低通道数设计应对了其中一部分挑战。它为不需要该公司更大型 160 通道交换芯片的系统提供了 Gen 6 选项。较少的通道也可减少闲置容量所占用的主板面积和功耗。

灵活的分拆能力使该交换芯片适用于混合设备系统。一条 x16 连接在某种设计中可服务于一个加速器，在另一种设计中可服务于四个 x4 存储设备，或在其他场景中服务于两个 x8 端点。

集成 DMA 也反映出 AI 基础设施的变化。让信息在存储、网络接口和加速器之间直接传输，可减少不必要的主机 CPU 工作。这种方法能够将处理器能力留给应用任务。

不过，点对点传输并不会在每种工作负载中自动带来更高速度。性能取决于拓扑、内存映射、软件支持以及系统其他部分的争用情况。数据表中列出的功能仍需进行工作负载层面的验证。

在此次发布前，Microchip 已在填补相邻环节的空白。其 XpressConnect 重定时器可恢复衰减的高速信号，并支持 PCIe 6.0 和 CXL 3.1。该公司称，这些产品的引脚到引脚延迟低于 12 纳秒。

这一重定时器设计还与 ChipLink 诊断软件相连。该工具可提供链路遥测数据和眼图捕获，帮助工程师检查信号质量。

将交换芯片、重定时器和诊断工具结合起来，为 Microchip 构建了更完整的连接方案。它能够在困难链路的两端提供组件，并提供共享的故障排查环境。

这并不能消除互操作性工作。服务器仍会组合来自众多供应商的处理器、加速器、SSD 和网络适配器。经过预验证的一组 Microchip 组件仍只是完整设备的一部分。

Broadcom 正在采取类似的系统级方向。其 Gen 6 产品组合包括一款 144 通道交换芯片、重定时器、互连管理和诊断能力。Broadcom 列出的重定时器延迟为 6 纳秒，并支持 CXL 2.0 和 3.1。

这些公开数据不应被简化为供应商排名。产品的配置、通道数量和预期部署位置各不相同。端到端表现比在缺少统一测试平台的情况下比较单项规格更重要。

真正的压力落在那些只提供孤立芯片、却缺乏可靠验证和管理方案的交换芯片供应商身上。在 PCIe 6.0 速度下，客户需要能够在边缘链路引发间歇性生产故障之前发现问题的工具。

对 Microchip 而言，较小的交换芯片扩大了可进入其连接生态的系统数量。战略问题在于，服务器制造商是否会比起组件层面的灵活性，更看重由同一供应商提供交换芯片、重定时器和诊断工具。

NVMe 安全性正进入采购决策

升级后的 Flashtec 控制器将加密就绪性和故障切换视为存储架构的核心，而非可选的软件工作。

Microchip 升级后的 NVMe 5016 仍是一款 16 通道 PCIe Gen 5 SSD 控制器。控制器负责协调 SSD 内部的 NAND 闪存、主机请求、错误纠正和存储管理。其行为会影响性能、耐久性、安全性和可恢复性。

最初的 5016 系列定位于企业和数据中心工作负载。10 月的更新新增了 CNSA 2.0 支持、双端口能力和相关企业级控制功能，而非将控制器升级至 PCIe 6.0。

这种拆分是合理的。服务器可在使用 PCIe 6.0 交换的同时连接较早 PCIe 世代的设备。向后兼容使平台架构师能够在每一块连接的 SSD 都采用最新接口前提升互连容量。

CNSA 2.0 支持对应的是另一条时间线。处理敏感且长期留存信息的组织，必须为能够抵御未来量子攻击的加密算法做好准备。存储硬件的部署周期往往足够长，可能会与这一转型重叠。

NIST 于 2024 年最终确定了三项主要后量子标准。这些标准涵盖密钥建立和数字签名。NIST 的迁移指南敦促组织开始采用抗量子密码技术，而非等待具有密码学意义的量子计算机出现。

Microchip 表示，其控制器更新可帮助客户为新兴的后量子要求做好准备。这种表述需要准确理解：控制器支持并不意味着整个存储服务已具备抗量子安全性。

安全存储还取决于固件签名、设备身份、密钥生成、密钥保管、操作系统和管理软件。传输中的数据与静态数据也可能采用不同的加密路径。

认证的重要性将不亚于算法可用性。政府和受监管行业的买家通常需要经过验证的实现、获批的配置以及有文档记录的密钥管理流程。一项受支持的能力是迈向合规的一步，而非合规本身。

双端口功能解决了更直接的运营问题：如果一条主机路径失效，另一条路径仍可保持对驱动器的访问。高可用性软件也可以在可用路由之间平衡流量。

其收益取决于完整的系统设计。当两条路径共享另一个故障点时，冗余控制器端口所提供的保护有限。线缆、交换机、电源域、固件和主机软件都会影响最终的可用性水平。

服务质量控制可将对延迟敏感的任务与后台工作分离。当训练检查点、检索索引、数据库和通用存储共享物理资源时，这一点尤为重要。

虚拟化支持同样可以在主机或租户之间划分控制器容量。不过，买家需要测试在拥塞、介质错误和恢复事件期间，隔离是否仍然可预测。

灵活的可编程性为 SSD 制造商提供了差异化固件和 NAND 行为的空间。但这也带来了认证工作，因为每种定制设计都会引入超出基础控制器范围的变量。

因此，Microchip 的战略不止于销售更快的 SSD 组件。它希望让控制器成为企业存储内部的策略和可靠性节点。

挑战在于可见性。超大规模云服务商通常自行开发存储硬件、固件和遥测系统。其他企业则采购完整系统，可能从不直接选择 SSD 控制器。

在许多基础设施团队接触到这项技术之前，Microchip 必须先说服硬盘制造商和服务器供应商。设计中标、认证清单和出货系统比功能公告更能说明问题。

SmartRAID 4300 将运维置于峰值速度之前

SmartRAID 的增强功能聚焦于故障处理、加密和可管理性，而这些正是存储中断代价高昂的领域。

SmartRAID 4300 被推出为面向 AI 和数据中心工作负载的一系列 NVMe RAID 加速器。它可以管理直连 NVMe 驱动器，同时将保护任务从主机处理器中卸载。

RAID 6 会将两组校验信息分布到一个驱动器组中。该布局可以承受两块驱动器故障，但与保护性较低的配置相比，可用容量和写入性能会下降。

RAID 60 在条带化之下组合多个 RAID 6 组。它可以支持更大的阵列，同时限制每个校验组的恢复域。其具体的韧性取决于哪些驱动器发生故障，以及它们所处的位置。

这些模式之所以重要，是因为高容量驱动器会让重建行为产生更大影响。重构丢失的信息会消耗带宽、加重剩余设备的压力，并可能延长暴露于另一故障的时间。

Microchip 的点对点重建功能旨在让重构工作更直接地在存储设备之间进行。更大程度的 CPU 卸载可以保留主机资源，但买家应在实际重建期间衡量其对应用延迟的影响。

动态 NVMe 配置旨在减少管理变更期间的服务中断。持久事件日志可在重置或其他中断后保留运维记录。这些记录可帮助团队诊断不再出现在实时遥测中的故障。

自加密驱动器支持将加密工作转移至兼容的存储设备。本地密钥管理可能适合封闭式部署，而远程管理可在更大的设备群中集中控制。

该架构也会引入自身风险。丢失密钥可能使正常的驱动器无法访问，而糟糕的密钥轮换或薄弱的管理控制会削弱原本性能出色的硬件。

StorageCore API 支持是较不显眼但更重要的新增功能之一。API 为运维人员和系统供应商提供了一条可编程的路径，用于接入 SmartRAID 管理。

Microchip 表示，客户可以使用带内主机应用程序或定制的带外框架。带内管理通过使用存储硬件的操作系统运行。带外管理则使用独立控制器，并且在部分主机故障期间仍可访问。

这种灵活性可帮助服务器制造商将 SmartRAID 纳入现有管理平台。它还可以减少运维人员在彼此割裂的工具之间切换的需求。

更广泛的操作系统支持列表让该产品可进入更多实验室和部署环境。Linux、Debian 和 Ubuntu 存在重叠，但明确的支持对于验证、打包驱动程序和服务承诺仍然重要。

Windows 11 支持的目标不止于传统机架服务器。它还可覆盖工作站、开发系统和边缘部署，在这些环境中，本地 NVMe 保护十分有用。

这种对运维的关注，使此次更新区别于单纯追求吞吐量的发布。Microchip 正在处理部署之后的问题，包括密钥保管、配置变更、事件调查和故障驱动器恢复。

不过，专用 RAID 加速仍须与软件定义存储竞争。现代 CPU、数据处理单元和分布式系统可以在不使用传统适配器的情况下完成保护任务。

软件方案可以简化硬件采购，并在节点之间分散保护。专用加速可以提供可预测的卸载和本地恢复。正确选择取决于故障域、工作负载规模和运维实践。

因此，Microchip 必须证明的不仅是原始 RAID 性能。买家需要了解 SmartRAID 在降级运行、固件更新、密钥服务器中断和控制器更换期间的表现。

该公司的年度文件将存储控制器、内存控制器和交换机列为重要的数据中心产品系列。其infrastructure portfolio涵盖 NVMe 加速、SAS 和 SATA 连接、内存扩展、交换和信号调理。

这种广度支撑了其集成化主张。但它也增加了必须在漫长服务器生命周期内维持兼容软件、固件和安全流程的产品数量。

核心竞争是集成化基础设施与最佳单品组件之争

Microchip 押注于协调一致的组件能够降低工程风险，同时不迫使客户进入封闭系统。

数据中心建设者很少孤立地选择一颗芯片。存储或加速器平台必须协调电气设计、固件、操作系统支持、遥测和恢复行为。

覆盖多个层面的供应商可以在客户收到产品前测试不同组合。共享的诊断工具也可在故障跨越组件边界时缩短故障隔离时间。

Microchip 的 10 月产品组合正是针对这一需求。Switchtec 负责互连结构，Flashtec 控制 SSD，而 SmartRAID 管理受保护的驱动器组。XpressConnect 重定时器和 ChipLink 软件则扩展了这一环境。

负责 Microchip 数据中心解决方案业务的 Brian McCarson 表示，客户希望合作伙伴能够应对多项基础设施挑战，同时简化设计。这一表述概括了该公司的定位，但客户结果尚未独立验证这一更广泛的主张。

主要对手并非某一家被点名的供应商，而是最佳单品模式：建设者独立选择每个组件，并自行进行集成。

这种模式保留了供应商选择权。它也让客户能够为每项系统需求选择最强的组件。大型超大规模云服务商拥有工程团队和采购规模，使这种做法颇具吸引力。

对于规模较小的系统制造商，集成化采购可以降低协调成本。一家供应商可能提供参考设计、通用诊断工具和更清晰的升级处理路径。

当产品组合中的某一组件落后于替代品时，权衡就会显现。客户必须决定，更容易的集成是否足以抵消其他方面的规格、成本或软件优势。

Microchip 表示，其重定时器遵循通用封装规范，以降低对单一供应商的依赖。PCIe 本身仍是一项开放的行业标准。这些选择可支持混合供应商系统。

然而，管理工具和固件工作流仍可能形成实际的转换成本。围绕一种诊断环境接受培训的团队，会积累与该环境绑定的脚本、仪表盘和运维知识。

安全性会加深这种依赖。信任根实现、签名系统和密钥管理集成远远超出了引脚兼容性的范围。替换一个组件可能需要重新验证整个信任链。

只有当产品组合像一个统一的运维系统那样运行时，Microchip 的广度才能成为优势。在一份公告中同时出现多个产品名称，并不能证明这一结果。

该公司已提供了具体能力，但仍缺少若干测量数据。该发布未提供系统功耗、工作负载延迟、故障恢复时间或软件集成工作量。

它也未展示与混合供应商设计的独立对比。在没有统一硬件和工作负载的情况下，买家无法判断协调究竟能在多大程度上缩短部署时间。

可用性是另一项不确定因素。该公司表示，不同设备的时间安排各不相同，这可能使希望进行协调平台认证的客户难以规划。

最佳单品方法同样面临不确定性。每增加一家供应商，就会引入另一套固件时间表、支持流程以及对同一标准的解释。

PCIe 合规并不能保证在每种拓扑中都能实现无瑕互操作。差异往往会在重置处理、错误报告、电源状态和管理行为方面显现。

Microchip 的主张之所以可信，是因为它瞄准了这些边界。其成功将取决于完整系统提供的证据，而非孤立的组件规格。

三个信号将显示该战略是否奏效

下一批证据应来自已出货平台、恢复测试和可重复的系统测量。

第一个信号是服务器和存储制造商的采用情况。搭载新款 Switchtec 设备、增强版 Flashtec 控制器或更新 SmartRAID 功能的具名平台，将表明合作伙伴已完成具有实质意义的认证。

组件公告开启的是设计周期，而不是结束它。买家应关注独立制造商的受支持设备列表、参考平台和量产系统。

最有力的证据应明确具体配置和软件栈。与一台具备文档化固件和操作系统支持的已出货设备相比，模糊的合作声明所透露的信息更少。

第二个信号是在故障条件下得到验证的行为。应在驱动器丢失、控制器重启、密钥服务器中断和在线配置变更期间，测量 SmartRAID 的新保护和管理功能。

有价值的结果应包括重建时长、恢复期间的应用延迟和 CPU 消耗。它们还应说明驱动器数量、容量、RAID 布局和工作负载。

Flashtec 的双端口功能也需要类似测试。故障切换结果应报告访问恢复速度，以及应用是否观察到超时或损坏的操作。

安全验证也属于这一类别。客户应关注 CNSA 2.0 支持相关的实现细节、认证状态和有文档记录的密钥管理边界。

第三个信号是在现实拓扑和功耗限制下的端到端 PCIe 6.0 性能。仅凭峰值传输速率无法说明互连结构能否在交换机、重定时器和混合代际端点之间维持稳定延迟。

可信的测试应包括链路错误、热表现以及持续拥塞下的行为。它还应说明电路板布局、线缆路径和端点组合。

对比时应将这款新的 64-lane switch 与 Microchip 更大型的 Gen 6 设备区分开来。通道数量、端口布局和目标系统规模都会影响性能与功耗。

Broadcom 及其他连接供应商将提供另一个市场信号。更多经过验证的替代方案将推动 PCIe 6.0 的采用，同时也会让 Microchip 的集成优势更难形成差异化。

如果 Microchip 能赢得量产平台并发布可复现的系统证据，其协同产品组合战略将更具说服力。如果采用仍局限于组件发布，最佳组件集成方案仍将占据更有力的位置。

基础设施团队无需根据一次发布就选定供应商。可以将这项公告转化为一份资格评估清单，涵盖拓扑、故障切换、加密、管理和软件支持。

Microchip 的数据中心产品组合如今可由单一供应商覆盖这份清单中的更多项目。下一个问题是：这些组成部分能否在实际部署中降低工程与运营风险。

应向供应商索取完整配置，而不只是控制器规格。除峰值性能外，也应要求提供降级模式下的结果。随后，将集成负担与团队为此放弃的灵活性进行比较。