SK hynix 3D FeNAND 将 NAND 变为 AI 计算引擎，但硬件测试仍在后头

SK hynix 详细介绍了一种 3D FeNAND 设计，将 NAND 的用途从存储扩展至计算。据该公司称，其计算吞吐量最高可达传统 2D 阵列的 16 倍，且在评估条件下能效最高可提升 4,950 倍。这些数字使 SK hynix 3D FeNAND 成为应对 AI 数据移动问题的一项颇具雄心的方案。

这项研究并非要把普通固态硬盘变成 GPU 的替代品。它提出的是一种模拟存内计算架构，即 A-CiM，可在存储模型权重的位置执行特定数学运算。这种设计减少了内存与独立处理硬件之间的反复数据传输。

因此，核心竞争在于架构，而不只是商业化。传统 AI 系统将存储、内存和处理器分开，而 SK hynix 希望由一种高密度内存结构同时存储权重并处理权重。其在 2025 IEEE International Electron Devices Meeting 上展示的结果说明，这一思路值得关注。但这些结果尚不足以证明它能够成为可靠、可制造的 AI 硬件。

SK hynix 3D FeNAND 整合了此前彼此独立的三项优化

关键变化并非某一个内存单元的改进，而是一种协调单元、配套电路与工作负载映射的架构。

SK hynix 在题为“Co-Optimizing Cell, Non-Cell, and Page Schemes for Energy Efficient Analog Computing in 3D FeNAND”的论文中介绍了这项工作。该论文发表于 2025 年 12 月举行的 IEDM 2025。SK hynix 于 2026 年 10 月 14 日发布了详细的公开说明。

该公司的 3D FeNAND research 描述了三个相互关联的优化方向。单元方案控制内存单元如何表示模拟值。非单元方案涉及字线及其他用于选择和操作这些单元的结构。页面方案则控制神经网络数据与计算的组织方式。

这种区别很重要，因为模拟计算需要的不只是存储零或一。单元必须以足够清晰的区分度表示多个电导或电流水平，才能编码有用的权重。这些水平还必须能够抵抗电阻、电气变化以及垂直 NAND 串内部相互作用的影响，并保持可读取性。

SK hynix 表示，其利用脉冲数量调制优化了写入算法。该方法通过受控的一系列电脉冲调整单元。目标是在低电流条件下获得更多可用状态；在此类条件下，长 NAND 串上的电压损失会变得尤为重要。

第二项改变针对字线切换。字线承载用于选择和控制单元的电压。即便内存单元本身运行高效，反复切换这些线路仍会消耗电力。

研究人员提出了一种双字线激活方法。它减少了数据穿过阵列时所需的切换次数。这项非单元优化针对的是存储元件之外的开销，而理想化的内存基准测试可能会掩盖这一问题。

第三项改变通过页内流水线和页面拆分重组计算。页内流水线可在一个页面内映射多个神经网络层及重复操作。页面拆分则在完整页面会造成工作浪费时，选择更小的运行单元。

根据该公司的 technical summary，这一组合设计的 TOPS 比其此前的 3D FeNAND 架构高出 20.4 倍。TOPS 用于衡量每秒万亿次运算。其每瓦 TOPS 也提升了 7.17 倍，这是衡量计算能效的常用指标。

这些对比不同于其相对于传统 2D 内存阵列所报告的更大提升。SK hynix 表示，与这些 2D 替代方案相比，其吞吐量最高提高 16 倍，能效最高提高 4,950 倍。区分这些基准至关重要：一项对比衡量的是相较早期 FeNAND 工作的进展，另一项则衡量其相较平面阵列的密度优势。

这项研究改变了围绕 NAND 的讨论，因为密度本身不再是最终目标。阵列必须将这种密度转化为有用的计算能力，而不能把节省下来的收益耗费在控制电路或低效的数据映射上。

AI 的内存墙为 NAND 赋予新任务

SK hynix 的目标是减少移动模型权重所消耗的能量，而不是让 NAND 单元在所有任务上超越通用处理器。

现代加速器会在存储、内存、缓存和计算单元之间反复移动数据。这些移动消耗能量并增加延迟。当模型包含的权重大于邻近内存阵列能够容纳的容量时，问题会更加严重。

一篇被广泛引用的 in-memory computing review 将数据移动列为时间和能量的主要成本。存内计算通过在内存阵列内部或极近处执行特定运算，来降低这类成本。

模拟存内计算利用电气特性并行完成大量乘法和加法。乘加运算将输入与权重相乘，再将结果相加。神经网络在推理和训练过程中会反复执行这些操作。

这类工作负载赋予高密度内存战略优势。如果阵列能存储更多权重，系统重新加载权重的频率就会降低。更少的重新加载可减少传输、重写以及实际计算周边的空闲时间。

传统 2D 存内计算阵列能够提供并行操作，但其平面布局限制了固定芯片面积内的容量。大型模型必须将权重拆分至多个阵列，或反复加载新的权重组。这两种选择都会引入开销。

三维 NAND 已经通过垂直堆叠内存单元解决了一个相关的存储问题。SK hynix 正在探索这种垂直密度能否同样支持模拟计算。FeNAND 以适用于多个可编程状态的铁电机制，替代传统的基于电荷的控制方式。

铁电材料在外部电场消失后仍会保留内部极化状态。改变这种极化会改变用于存储数据和控制单元电流的电气状态。原则上，这种特性支持非易失性多级权重存储。

商用 3D NAND 通常采用电荷捕获氮化物，即 CTN。这种结构通过在绝缘层中捕获和释放电子来存储信息。它适用于高密度数字存储，但精确的模拟电流控制提出了不同的要求。

SK hynix 认为，FeNAND 能以更低功耗更好地控制多个电流水平。这一特性使这种内存不仅与文件存储有关，也适用于矩阵运算。垂直结构还可在受限面积内容纳大量权重。

压力主要落在依赖持续移动权重的架构上。GPU 和其他数字加速器依然更灵活、更成熟，但其配套的内存层级必须持续为高度并行的计算单元提供数据。

SK hynix 并未提议立即淘汰 HBM、DRAM 或 GPU。其更广泛的产品组合涵盖三大内存类别。FeNAND 则增加了另一种可能的层级，针对高密度权重存储与特定模拟运算进行了优化。

这种分工很重要。训练通常需要高数值精度、频繁更新权重和灵活执行。推理则可利用稳定权重执行重复操作，因此非易失性存内计算是更可信的初始目标。

因此，近期机会主要存在于专用加速器。边缘系统、检索引擎和大型推理工作负载，可能在权重移动主导能耗时受益。确切市场取决于 FeNAND 能否在研究条件之外维持实用精度。

SK hynix 3D FeNAND 如何将密度转化为吞吐量

该设计宣称的提升，来自于让更多权重留在原位并消除其周边瓶颈，而不是依靠单个更快的晶体管。

该架构始于一项基本的物理优势。垂直 FeNAND 将单元彼此堆叠，可在给定面积内存储更多权重。更高的本地容量降低了与外部内存交换权重的需求。

容量并不会自动带来计算吞吐量。长垂直串会引入电阻，电流流动时会产生 IR drop。IR drop 指电流通过电阻所造成的电压损失。

这种损失可能压缩可用电流范围。当电流状态彼此更加接近时，系统就更难区分不同的模拟权重。较差的区分度会增加计算错误的可能性。

SK hynix 的单元优化利用脉冲数量调制来调整编程状态。该算法并不依赖一次粗略的写入操作，而是施加受控脉冲。该公司表示，其选定方案改善了低电流、考虑 IR drop 条件下的多级表现。

下一个瓶颈位于单元之外。计算期间，字线必须激活 NAND 串的部分区域。在选定线路之间反复切换会增加切换能耗，并延缓操作序列。

该研究利用双字线激活来限制这种切换负担。两条字线参与协调操作，从而减少不必要的切换。这种方法将外围行为视为计算引擎的一部分，而非被动布线。

页面组织构成第三层。NAND 会对按页面组织的单元组进行读取和操作。对于某种工作负载而言，页面过大会激活未使用的数据和电路；页面过小则可能需要额外操作。

SK hynix 评估了页面拆分以平衡这些成本。其公开摘要对比了 16 KB 页面与 4 KB 方案。当较小的划分与分配的工作负载更匹配时，可提高并行度。

页内流水线进一步改变了阵列处理神经网络层的方式。该方法可在一个页面中映射多个层，并复制选定的网络结构。研究人员表示，这减少了前向操作和字线切换。

IEDM program 将这一结果描述为整体协同优化。这种表述很重要：若只改进单元而不改变页面映射，系统级开销依然存在。

这一机制也解释了吞吐量与能效提升之间的巨大差异。避免重新加载权重节省的不只是计算时间，还可消除重复传输和写入操作，从而带来远大的每瓦运算提升。

不过，所报告的 4,950 倍数值属于基准测试对比，并非对整个量产服务器性能的承诺。它是在受限芯片面积假设下，将经评估的 FeNAND 方案与选定的 2D 内存阵列进行比较。配套电子设备、数据转换和系统通信仍会消耗能量。

模拟结果通常需要转换为其他硬件可用的数字值。模数转换器可能占用面积并消耗大量功耗。跨阵列累积部分结果，也可能重新引入一部分数据移动。

这项研究仍然意义重大，因为它在宣告成功之前就处理了其中多项相互作用。单元行为、控制开销和映射效率均被纳入同一分析。这比仅展示单元级结果更具参考价值。

它也指向软硬件协同设计。编译器和模型映射工具必须了解可用页面、精度和电流水平。一个实用的 FeNAND 加速器需要软件将模型操作部署在硬件的优势范围内。

竞争的核心是移动权重，还是在权重所在位置计算

SK hynix 3D FeNAND 挑战了传统存储层级结构，但它也在与多种其他存内计算技术竞争。

主要对手是处理器与内存之间既有的分离架构。这种架构具备灵活性、高精度和成熟的软件生态。其弱点在于，数据会在层级结构中反复移动，并在每个边界消耗功耗。

HBM 通过在靠近加速器的位置提供极高带宽，缓解了这一弱点。它已成为 AI 系统的核心组成部分，因为它向 GPU 供给数据的速度远高于传统内存。不过，HBM 仍然需要移动数据，而存内计算试图避免其中部分传输。

两种技术可以共存。HBM 可以处理频繁变化的激活值和通用加速器流量。高密度 FeNAND 阵列则可保留规模更大的固定权重集合，并执行适合的矩阵运算。

基于 SRAM 的存内计算提供了另一条路径。SRAM 速度快且兼容数字逻辑，但其单元占用面积更大，并且断电后会丢失数据。其有限的密度可能限制加速器内可容纳的模型容量。

阻变存储器，即 RRAM，利用可编程电阻进行模拟计算。RRAM 交叉阵列因能够高效执行矩阵-向量运算，已成为重要的研究平台。其实际挑战包括器件差异、耐久性、转换开销和大阵列扩展。

相变存储器和磁存储器则提供了其他非易失性选择。每种技术在密度、编程能耗、耐久性、速度和制造复杂度之间有不同取舍。没有任何一种器件消除了所有系统级折中。

FeNAND 提出的优势在于垂直密度与模拟可编程性的结合。一个三维串可存储的权重远多于相当的平面阵列。当模型原本需要频繁重新加载时，这种密度就尤为宝贵。

该方法也在与数字近存计算竞争。这类系统将常规逻辑置于内存旁边，而不是依赖模拟电流状态。数字计算通常能提供更可预测的精度，但效率提升可能较小。

IEDM 2025 展示了这种更广泛的竞争。Macronix 展示了一种面向大语言模型、基于 3D NAND 的混合模式存储内计算架构。其案例研究使用了 Qwen 2.5 Math 7B，并在 MATH500 上评估了计算误差。

这项相邻研究表明，基于 NAND 的计算并不局限于一家公司或一种材料。研究人员正在探索模拟、混合模式和存储内设计。共同动机是减少大型权重存储与独立处理器之间的传输。

SK hynix 在这一研究方向上也拥有更早的经验。IEEE 的 FeNAND overview 描述了一种较早的 SK hynix 器件，其每个单元至少具备 256 个电导等级。该研究报告了稳定的乘加运算，以及在所评估任务中达到 87.8% 的准确率。

这篇新论文将重点从展示高密度模拟计算，转向优化其周边架构。这一进展很重要，因为可信的产品不只需要性能优越的器件。它还需要可重复的编程、可控的外围成本，以及面向工作负载的数据放置。

竞争问题不在于 FeNAND 能否执行一次矩阵运算，而在于完整系统能否保持其密度和能耗优势。任何加入过多转换、校正或控制硬件的设计，都会削弱这一核心论点。

效率主张仍需经受准确性和制造测试

尚未解答的问题是，当器件差异、精度、耐久性和全系统开销被纳入同一测量时，SK hynix 是否还能保持其报告的优势。

模拟计算以部分数字确定性换取物理并行性。电流可在阵列中自然相加，使许多操作能够同时发生。然而，电噪声和器件差异可能导致结果偏移。

一项 2026 年的模拟精度综述指出，噪声、器件差异、电路效应和转换开销仍是持续存在的限制因素。校正方法可以提高精度，但这些方法会消耗面积、时间或能量。

FeNAND 面临这些通用模拟计算挑战，以及长垂直串本身的行为特性。信号穿过该结构时，电阻会增加。单元可能影响相邻操作，而工艺差异则可能改变开关阈值。

铁电材料带来了自身的可靠性问题。反复编程可能随时间改变器件行为。数据保持性、耐久性、温度敏感性和差异性必须在大规模制造阵列中保持可接受水平。

多级存储进一步提高了难度。更多等级会增加每个单元存储的信息量，但也会缩小相邻状态之间的电学裕量，使噪声和漂移的影响更为显著。

SK hynix 的写入优化针对的是建模电阻条件下的电流水平分离。这是有用的证据，但并不能回答所有产品问题。公开材料并未说明商用芯片、制造时间表或客户认证计划。

基准测试的边界同样值得关注。最高 16 倍吞吐量和 4,950 倍能效提升并非普适倍数。它们比较的是特定架构、芯片面积限制和工作负载假设。

20.4 倍的 TOPS 改进和 7.17 倍的每瓦 TOPS 增益，以上一代 3D FeNAND 设计为参考。这些数据更能反映协同优化的价值，但仍属于研究评估，而非经独立复现的产品测量。

系统级性能将取决于存储阵列之外的组件。输入传送、数据转换、错误处理、调度以及与主机处理器的通信都会产生影响。散热和供电也会影响可部署的效率。

工作负载适配性构成另一项限制。以矩阵为主的推理能够自然映射到模拟乘加运算。分支代码、变化的权重、高精度任务和通用软件则不易如此映射。

模型架构的变化速度可能快于半导体生产。为某种页面布局或精度优化的芯片，可能会遇到新的注意力机制、稀疏模式或量化格式。可编程性将决定该设计能否适应这些变化。

软件仍是公开信息中缺失的关键层。开发者需要编译器、映射工具、校准程序和性能模型。没有这套技术栈，即使硬件能力出色，也难以稳定地使用。

制造集成构成最大的长期考验。研究人员必须在不损害良率或可靠性的前提下，将铁电材料引入高密度 NAND 工艺。最终器件还必须在经济性上与成熟的内存生产相竞争。

这些限制并未否定这项工作。它们澄清了论文所证明的内容。SK hynix 展示了一个更集成的 FeNAND 计算路径，并获得了显著的架构级基准测试增益支持。

尚未得到证明的是商业化。该公司尚未宣布量产日期、具体加速器，或部署该架构的系统供应商。读者应将这些结果视为研究里程碑，而非已出货的规格说明。

三个信号将表明 FeNAND 能否走出实验室

下一阶段的证据必须将阵列级结果与可运行硬件、可重复的准确性和现实的制造路径连接起来。

第一个信号是制造出经过协同优化的测试芯片，并提供可独立核查的系统测量结果。此类演示应包括转换器、外围电路、调度逻辑和主机通信。如果在计入这些组件后，效率优势仍然显著，SK hynix 的架构论证将大幅增强。

同一测试还应在报告 TOPS 和每瓦 TOPS 的同时报告模型准确率。如果模拟误差显著降低输出质量，快速结果的价值就很有限。跨温度和多颗芯片的测量将揭示该设计是否能超越单一样本的有利表现，保持稳定。

第二个信号是在当前 AI 模型上的工作负载验证。研究人员应披露模型规模、数值精度、权重更新行为、页面映射和重新加载频率。对 Transformer 推理的测试将显示，垂直密度是否能在买家实际计划部署的工作负载中减少数据移动。

比较也必须采用一致的系统边界。FeNAND、RRAM、SRAM、HBM 支持的 GPU 和数字近存设计应纳入可比的外围成本。透明的基准测试将要么强化 SK hynix 的主张，要么收窄其实际意义。

第三个信号是制造与软件路线图。应关注工艺集成披露、耐久性数据、开发者工具，以及与加速器设计商的合作。具名的试点项目或评估平台将表明，这项技术正从器件研究迈向产品工程。

路线图应说明 FeNAND 在 SK hynix 的 HBM、DRAM 和 NAND 业务中所处的位置。如果它能补充这些产品，首次部署可能会是一层专用推理层级。如果它需要新的制造流程，采用情况将取决于良率和客户需求。

对于开发者和企业买家，眼下应采取的行动是观察而非采购。应追踪每个性能数字背后的系统边界，并询问哪些操作留在内存内部、哪些又返回传统处理器。

关注这一转变的团队应将论文、基准定义和实施说明保存在可搜索的工程知识库中。决定性的证据将来自器件论文、架构披露和软件发布。

SK hynix 3D FeNAND 已经为将 NAND 视为不仅是被动存储提供了可信的研究论据。其更艰难的考验现在才开始：当模拟精度、外围硬件、软件与大规模生产在同一系统中交汇时，能否维持这一优势。