TSMC High-NA EUV 计划于 2030 年落地，比 Intel 和 Samsung 晚数年
TSMC 计划于 2030 年引入 High-NA EUV 制造，尽管竞争对手正准备提前数年采用这项技术。这一承诺结束了该晶圆代工厂长期未为 ASML 最新光刻平台公开明确采用日期的局面。
这一决定并不像表面看起来那样激进。TSMC 表示，将先采用传统的 6 英寸光掩模，随后通过试验产线引入更大尺寸的掩模平台。这一安排保护了公司现有的制造模式，但也让 Intel 和 Samsung 获得更多时间积累实际经验。
这也构成了 TSMC High-NA EUV 计划背后的核心张力。Intel 已经安装了这项技术，并将其纳入未来逻辑芯片路线图。Samsung 现已承诺更早将其用于存储器。与此同时，TSMC 押注于制程整合能力比率先采用更重要。
TSMC High-NA EUV 制造如今已有明确时间表
重要的变化并非新增扫描仪订单，而是 TSMC 首次明确给出在量产中使用该技术的时间表。
根据最初的 High-NA 路线图，TSMC 预计将在 2030 年开始使用 High-NA EUV 进行大规模量产。公司计划在这一初始阶段采用现今传统的 6×6 英寸光掩模规格。
TSMC 随后预计将在 2031 年建立采用 6×12 英寸掩模的试验产线。其既定目标是在 2033 年前，将基于这些更大尺寸掩模的光刻技术带入先进节点生产。
这一顺序很重要，因为 High-NA EUV 改变的不只是扫描仪的分辨率。高数值孔径 EUV 采用数值孔径为 0.55 的光学系统，提升了系统聚焦光线的能力。当前量产 EUV 系统采用的是 0.33 NA 光学系统。
ASML 表示，其 High-NA EXE 平台能够打印分辨率达 8 纳米的图形。其成熟的 NXE 系统标称分辨率为 13 纳米。两个平台均使用波长为 13.5 纳米的极紫外光。
更高的分辨率可让制造商通过一次曝光而非多次曝光打印某些高密度图形。更少的图形化循环可从制程流程中减少沉积、蚀刻、清洗、检测和叠对步骤。
不过，新的光学设计引入了非等比曝光视场。当制造商继续使用传统掩模时，它会缩小其中一个维度的可用视场。由此产生的晶圆成像面积仅为当前 Low-NA EUV 扫描仪可用视场的一半。
这一限制对于许多较小设计而言可以应对。但对于大型处理器，尤其是已接近光刻视场极限的 AI 加速器，挑战会更大。
制造商可以将大型设计拆分到不同曝光视场中，再把图形拼接起来。也可以将产品拆分为 chiplet，即在单个封装内互连的更小芯粒。这两种方案都并非没有代价。
拼接需要极高的对准精度，并可能影响吞吐量。Chiplet 则会带来封装、互连、供电、延迟和软件方面的考量。因此，光刻能力的提升可能只是将复杂性转移到别处，而非彻底消除它。
更大的掩模旨在恢复完整尺寸的曝光视场，同时保留 High-NA 的分辨率。然而，掩模转型需要扫描仪、掩模写入设备、检测设备、搬运系统、材料和电子设计软件同步变革。
因此，TSMC 的公告实际上是两条相互衔接的路线图。一条涵盖利用现有掩模生态系统引入 0.55 NA 曝光技术；另一条则寻求围绕更大规格重建这一生态系统。
第一条路线图给出了确定的制造年份。第二条路线图则设定了试验和量产目标。两项公告均未指出将率先采用 High-NA EUV 的确切 TSMC 节点。
A10 或 A11 仍是基于信息作出的候选判断，而非首批部署已获确认的制程名称。这一区别很重要，因为 TSMC 目前仅公开承诺了采用年份和掩模推进顺序。
为什么 TSMC 可以等到 2030 年
TSMC 将 High-NA EUV 视为必须证明自身价值的制造工具，而不是需要立即采用的技术里程碑。
High-NA EUV 确实解决了分辨率问题，但分辨率只是芯片制造的一部分。晶圆代工厂还需权衡吞吐量、叠对精度、缺陷率、制程复杂性、掩模基础设施、设备供应能力及总生产成本。
TSMC 一再通过制程工程延长现有光刻技术的生命周期。多重图形化将一个困难层拆分为多次更简单的曝光，使较旧的扫描仪能够打印超出其直接分辨率极限的图形。
这一路径会增加步骤，也会带来更多出错机会。但若替代方案需要尚未成熟的扫描仪、新型光刻胶化学材料、改变掩模规则以及重新设计生产流程，它仍可能更具优势。
TSMC 将时间定在 2030 年，表明公司认为 0.33 NA EUV 仍有足够的发展空间。预计其 2029 年的 A12 和 A13 技术将继续采用传统 EUV，而非 High-NA 平台。
这并不意味着 High-NA 缺乏价值，而是说明 TSMC 认为，在不依赖该技术的情况下，仍能满足未来数个产品周期的需求。
这一差异反映了 TSMC 作为高产量合约制造商的定位。其客户需要可预测的设计规则、经过验证的标准单元库、稳定的良率，以及支撑大型产品发布的充足产能。
一台延迟交付的扫描仪影响的不只是某一款内部处理器。它可能扰乱众多客户在智能手机、数据中心加速器、网络芯片和定制芯片上的进度安排。
因此，TSMC 有充分理由避免同时引入多项重大变革。先进节点本就需要新的晶体管结构、互连改进、供电方式变化和更新的设计方法。
High-NA EUV 又增加了一个紧密耦合的变量。更大掩模则会在此基础上引入一次全行业基础设施转型。
该晶圆代工厂的分阶段计划将这些风险分开处理。传统掩模将在 2030 年提供初步过渡方案；2031 年将启动更大掩模试验，而量产采用目标仍定在 2033 年。
这种方式也让 TSMC 能够观察早期采用者如何解决实际问题。光刻胶性能、掩模缺陷、视场拼接、扫描仪开机率和量测能力，都会在持续制造工作中得到改善。
等待并不意味着停滞不前。TSMC 可以在 2030 年前开展研发工作，同时将量产采用保留给后续节点。晶圆代工厂通常会在客户看到使用这些设备制造的产品之前数年完成设备认证。
ASML 已经交付首代面向量产的 High-NA 系统。其 EXE 系统采用 0.55 NA 光学平台，面向先进逻辑和存储器制造。
EXE:5000 支持制程开发，而 EXE:5200B 则面向量产设计。ASML 将后者定位于 2 纳米以下逻辑芯片和领先存储器应用。
这些描述界定的是技术能力，而非自动成立的商业案例。只有当制造商将扫描仪整合进拥有竞争力良率的稳定制程后，它才具备经济价值。
TSMC 的决定实际上表明，对于其已披露、截至 2029 年的节点，Low-NA EUV 仍然足够经济。High-NA 将在进一步缩放使替代方案不再具吸引力时变得必要。
这一阈值可能因层而异。TSMC 无需从第一天起就使用新机器曝光每一个关键层。它可以选择性引入 High-NA，然后随着设计密度提升而逐步扩大使用范围。
这一策略降低了初期对少量新设备的依赖，也限制了首个量产周期中采用尚未成熟制程假设的曝光层数量。
TSMC 的晶圆代工领先地位建立在执行能力上，而非设备首发。其 2030 年时间表延续了这一模式，尽管这一时间差如今为竞争对手留下了可量化的机会窗口。
Intel 和 Samsung 获得更早的学习曲线
TSMC 面临的压力来自制造知识，因为其竞争对手可在 TSMC 达到已公布的启动日期之前，从 High-NA 生产中学习。
Intel 获得了首台商用 ASML EXE:5000，并于 2024 年在俄勒冈州完成装配。该系统随后在 Intel 位于 Hillsboro 的研发基地进入校准阶段。
Intel 表示，这台机器重量超过 150 公吨。其组件装在超过 250 个板条箱中运抵，通过 43 个货运集装箱和 20 辆卡车运输。
这些物流细节说明了采用 High-NA 的规模。安装一台扫描仪需要专门的建筑、振动控制、公用设施、服务能力和受过培训的工程团队。
Intel 预计将结合使用 0.33 NA 和 0.55 NA EUV，而不是完全以一个平台取代另一个平台。其 High-NA 项目始于 Intel 18A 上的验证成果，并持续推进至 Intel 14A 量产。
该公司表示，High-NA 能够打印比现有 EUV 小最多 1.7 倍的图形。它还将这一改进与最高 2.9 倍的二维特征密度提升联系起来。
这些数字描述的是光学缩放潜力，并不保证完整芯片也能达到相同效果。产品密度取决于晶体管架构、互连设计、标准单元库、布线和制造限制。
即便如此，Intel 仍可在曝光配方、光刻胶、掩模、量测、维护和统计制程控制方面积累多年的直接经验。这些运营知识的重要性可能超过扫描仪的交付日期。
Intel 的早期布局也服务于其晶圆代工雄心。外部客户需要看到 Intel 能将先进制程转化为可预测的制造能力，而不只是能在研发晶圆厂中展示微小图形。
High-NA 无法解决 Intel 14A 的所有问题。客户承诺、良率、产能、设计工具和产品进度仍至关重要。但在 TSMC 仍采用 Low-NA 的期间，这项技术确实为 Intel 提供了差异化制造主张。
Samsung 则从另一个方向施加压力。该公司计划在 2028 年前将 High-NA EUV 引入未来 DRAM 的量产制造。
DRAM 采用重复且极高密度的结构，并面临严峻的缩放限制。这使存储器成为验证 High-NA 曝光在分辨率和制程简化方面优势的务实场景。
Samsung 还加入了开发 12 英寸光掩模的计划。其 掩模合作涵盖了更大尺寸掩模所需的配套基础设施，而不只是安装扫描仪。
该公司的双重角色很重要。Samsung 同时经营存储器和晶圆代工业务，使其有机会在不同制造项目间转移部分光刻知识。
存储器和逻辑制程并不能相互替代。尽管如此，工程师仍可以在扫描仪、掩模搬运、检测、材料、开机率和缺陷控制方面积累有价值的经验。
TSMC较晚推进并不必然意味着在竞赛中落后。Intel和Samsung正在承担更早整合带来的成本与不确定性，而TSMC则从它们的进展中学习。
不过，率先采用也会带来不对称的机会。若Intel或Samsung建立起可靠的High-NA量产能力，TSMC保守的时间表看起来就未必那么必要。
如果它们的项目遭遇延误或经济效益不佳，TSMC的谨慎则会显得合理。未来四年将把这场战略分歧转化为一场制造能力的检验。
因此，竞争的核心问题并不是哪家公司拥有首台扫描仪，而是哪家公司能以可接受的良率和吞吐量，将更高分辨率转化为更好的产品。
更高分辨率伴随着更小的曝光视场
High-NA EUV简化了部分图形工艺，但其缩小的视场尺寸为TSMC 2030年的承诺带来了最重要的限制条件。
光刻扫描仪会将掩模图形投射到覆盖晶圆的感光材料上。数值孔径衡量光学系统收集并聚焦这些光线的效率。
将NA从0.33提升至0.55可改善分辨率，但也会改变让EUV光线穿过扫描仪光学路径所需的几何结构。
ASML采用了变形光学系统，即沿两个轴使用不同的放大倍率。该设计可避免掩模对于光学组件而言过大，但会将晶圆曝光视场减半。
大型单片处理器面临的限制最为明显。先进AI加速器由于集成了计算引擎、内存接口、网络、缓存和专用控制逻辑，因此采用了较大的芯片面积。
更小的曝光视场可能使这类芯片无法容纳在单个High-NA成像区域内。制造商随后必须拼接视场，或围绕更小的部件重新设计产品。
视场拼接需要分别曝光相邻区域，并在边界处将其对准。该边界处的任何叠对误差，都可能影响穿过这些区域之间的连接。
这一技术同样会占用扫描仪时间。每增加一次曝光和对准操作，都会影响吞吐量，进而影响晶圆厂能够生产多少可用晶圆。
Chiplet通过将系统拆分为多个裸片，可规避部分视场尺寸限制。现代封装随后通过硅中介层、桥接结构或其他高密度接口连接这些裸片。
TSMC已经具备广泛的先进封装能力。这使Chiplet成为可信的应对方案，但并非万能答案。
封装产能本身也存在限制。Chiplet设计还需要更复杂的测试、电源管理、互连工程和热设计规划。
12英寸掩模方案旨在避免在分辨率和曝光面积之间取舍。更大的光罩可容纳更宽的图形，使扫描仪能够在变形光学系统下恢复完整视场。
然而，掩模属于相互关联的制造链条的一部分。设备必须写入图形、进行检测、修复缺陷、提供保护、完成运输、实施对准，并对其行为进行建模。
设计软件必须理解新的视场和掩模规则。掩模厂需要兼容设备。材料供应商则必须验证基板和保护组件。
因此，TSMC、Intel、Samsung、ASML及专业供应商必须围绕共同规范开展协调。哪怕缺少一台检测或搬运工具，也可能推迟整个平台的进展。
这也解释了TSMC的2031年试验线与2033年量产目标之间为何存在较长间隔。试验工作旨在检验该生态系统是否足够可靠，能够处理高价值的客户晶圆。
ASML认为，工艺简化可以抵消扫描仪更高的能源需求。其制造分析指出，单次图形化EUV可减少光刻及配套工艺步骤。
该公司援引imec的一项模型：当单次图形化EUV替代DUV多重图形化时，工艺步骤可减少约20%。该模型结果还包括每片晶圆运营排放减少约10%。
针对未来的比较，该模型估计High-NA单次图形化可将运营排放最多降低30%。其参考案例采用的是Low-NA EUV多重图形化。
这些都是依赖工艺假设的建模结果。它们并不能证明TSMC最终量产流程的良率、成本或环境表现。
经济效益会因层而异。若一次High-NA曝光可替代数轮Low-NA图形化循环，便可能颇具吸引力。若某层已经通过一次Low-NA曝光高效完成图形化，其优势则较弱。
因此，TSMC将选择性地部署该技术。其认为High-NA层数将随着时间增加，这支持的是渐进式部署，而非立即在整个平台范围内替代。
这正是该公司谨慎态度背后的机制。High-NA提供更出色的光学分辨率，而周边工艺决定了这一优势能否转化为更优的制造经济性。
A10和A11是候选节点，并非已确认节点
2030年的时间点指向TSMC的后A13世代，但该公司尚未将A10或A11命名为首个High-NA工艺。
TSMC已披露的路线图延伸至2029年的A12和A13。有关该路线图的报道显示，两项技术都将继续使用传统EUV系统。
这使得下一代年度工艺成为TSMC转向High-NA EUV的自然节点。命名惯例暗示可能是A11或A10，尽管TSMC尚未公开确认其中任一名称。
工艺名称也并不代表字面意义上的晶体管尺寸。现代节点标签会将密度、性能、功耗、架构和制造等一系列变化归入一个商业名称之下。
2030年的工艺将需要为客户提供相较A13有价值的改进。High-NA光刻是可能的贡献因素之一，但无法独自实现这一改进。
TSMC还可以调整晶体管结构、标准单元布局、互连材料、背面供电、设计规则或封装。每个要素对产品层面成果的影响各不相同。
全环绕栅极晶体管通过在多个侧面以栅极包围沟道，从而改善小尺寸下的静电控制。TSMC已经在向该架构的纳米片实现方式转型。
后续工艺可能采用更先进的纳米片，或最终采用互补场效应晶体管。CFET将n型和p型器件垂直堆叠以提高密度，但需要困难的制造整合。
随着这些结构及其周边互连对更精密图形的需求提升，High-NA的价值也会增加。TSMC表示，随着工艺复杂度上升，High-NA层数应会增加。
这一表述提供了方向，但未指定具体节点。该公司保留了在2030年先于有限关键层引入扫描仪的灵活性。
仍存在多项不确定性。TSMC尚未披露初始层数、生产地点、扫描仪机群规模、客户产品、不同设计类型的掩模策略，或预期成本影响。
该公司也未承诺每一种2030年工艺都会使用这项技术。晶圆代工厂可以提供性能目标和制造流程不同的相关节点变体。
因此，A10或A11的解读仍应视为预测。将其当作正式产品公告，会夸大现有证据的力度。
时间表本身也可能变动。半导体路线图是规划工具，量产日期取决于设备就绪情况、工艺良率、客户进度和市场需求。
更大掩模项目的不确定性更高。它要求多家供应商按照协调一致的时间表交付设备和材料，同时客户还需调整设计基础设施。
Samsung的参与强化了该生态系统的商业逻辑。Intel的支持则增添了另一家拥有直接High-NA经验的逻辑芯片制造商。
广泛参与可以分摊开发成本，并为供应商开发兼容产品提供更多动力。但这并不能保证每一个组件都能在2033年前达到量产就绪状态。
最可信的解读更为有限：TSMC已将2030年确定为High-NA成为其量产工具箱一部分的时间点。
该公司预计采用范围将在此后扩大。它也认为，传统掩模足以支持第一步，而更大掩模则是长期路径。
这是一项有意义的承诺，但尚非完整的工艺公告。客户若要围绕这一新平台专门设计重大产品，仍需要更多细节。
三个信号将显示TSMC是否等待过久
结果将取决于Intel的量产证据、Samsung 2028年的内存目标，以及TSMC对具名2030节点的披露。
第一个信号是Intel从High-NA开发迈向可重复逻辑制造的进展。扫描仪安装和实验性图形化证明技术已具备准备度，但晶圆代工客户需要的是经过验证的工艺和稳定产出。
Intel 14A是相关检验案例。其制造结果将显示，早期High-NA经验能否在不造成不可接受良率损失的前提下，改善密度、周期时间和工艺简化程度。
强有力的客户承诺和正常运行的产品将加大TSMC的压力。延误、规格变化或有限的商业采用，则会支持TSMC等待的决定。
第二个信号是Samsung计划于2028年实现High-NA DRAM量产。内存代表不同的工作负载，但能够揭示该扫描仪平台是否能在具有实际意义的产量下可靠运行。
值得关注的是具名的DRAM世代、已验证的生产线，以及哪些层采用High-NA的细节。这些披露将推动Samsung的计划从路线图表述走向制造证据。
成功爬坡还将在TSMC于2030年启动前强化周边供应链。掩模制造商、光刻胶供应商、检测供应商和ASML都将获得额外的量产反馈。
较低良率或延迟启动将暴露TSMC正试图规避的风险。因此，Samsung的目标同时检验扫描仪本身和早期采用的价值。
第三个信号是TSMC为其首个工艺、生产地点和High-NA层策略命名。该公司已给出年份，但客户在量产之前很久就需要工艺设计套件和工程规则。
正式的节点公告将明确A10、A11或其他命名中哪一个成为切入点。它还应表明TSMC是从少数几层开始，还是进行更广泛的部署。
2031年大掩模试验的细节同样值得关注。供应商承诺和可运行的掩模基础设施，将使2033年量产目标更具可信度。
ASML的角色仍然居于核心，因为目前没有竞争供应商提供同等的量产平台。其能否交付并维护足够数量的EXE系统，将影响每一家制造商的时间表。
该公司表示，其High-NA平台面向量产，并采用可实现8纳米分辨率的光学系统。实际客户经济效益仍将通过晶圆厂的持续运营显现。
TSMC的延后并不能定论其在下一轮光刻周期中是领先还是落后。它创造了一个可控的对比，用以衡量先发学习与制造耐心之间的差异。
Intel和Samsung如今承担了更多整合风险，但也获得了更多时间来发展工艺、供应商关系和工程专业能力。TSMC承担较少的早期风险，同时接受更晚的学习曲线。
对于芯片买家而言，实际问题并非谁宣布了最小的工艺标签，而是谁能以可预测的功耗、性能、成本和供应能力，交付足够数量的可用芯片。
请按以下证据顺序观察：Intel 的逻辑芯片产出、Samsung 的存储芯片扩产，以及 TSMC 明确命名的 2030 年制程。这些信号将揭示 TSMC 采用 High-NA EUV 是出于审慎把握时机，还是一次代价高昂的延迟。
