半导体技术中的Chiplet架构与先进光刻技术

半导体行业正处于创新与复杂性的十字路口。随着对更高性能、更低功耗和成本效益制造的需求不断加剧，传统的单片芯片设计正面临日益严峻的挑战。这正是小芯片架构和先进光刻技术作为变革性技术出现，重塑集成电路（IC）的设计和制造方式。

本文深入探讨小芯片架构和先进光刻技术，详细介绍其原理、优势、挑战以及半导体技术的未来轨迹。我们还将深入实际案例和行业洞见，确保对这些关键进步的全面理解。

半导体技术中的小芯片架构

什么是小芯片架构？

小芯片架构是一种创新的半导体设计方法，将复杂的片上系统（SoC）划分为称为小芯片的较小功能模块。这些小芯片单独制造，然后集成在公共基板或封装上，形成完整的处理器或系统。

这种模块化方法与传统单片IC形成对比，后者所有组件都制造在单个硅芯片上。小芯片方法允许设计人员混合搭配针对不同功能、制造节点或技术优化的小芯片。

通过将各个功能模块的设计和制造解耦，小芯片架构在开发和供应链管理中提供了更大的灵活性。例如，高性能计算小芯片可以与专用AI加速器小芯片配对，每个小芯片都制造在针对各自任务优化的不同工艺节点上。这种模块化还促进并行开发周期，缩短上市时间。

小芯片架构的优势

1. 提高良率和成本效率

制造大型单片芯片往往因缺陷导致良率低，从而使成本呈指数级增长。通过将大型SoC分解为较小的小芯片，制造商可以实现更高的良率，因为较小的芯片统计上缺陷更少。

此外，较小的小芯片减少了晶圆浪费，因为缺陷芯片对整体生产量的影响较小。这种模块化良率改进对于缺陷密度仍较高的前沿节点至关重要。良率改进带来的成本节约直接转化为更具竞争力的定价，并使先进半导体技术的更广泛采用成为可能。

2. 异构集成

小芯片支持使用不同工艺制造的组件集成。例如，高性能CPU核心可以在先进的5nm节点上制造，而模拟或I/O组件可能在成熟的28nm工艺上生产。这种灵活性优化了性能和成本。

除了工艺节点，异构集成还允许结合不同材料和技术，例如硅光子小芯片、内存小芯片（如HBM）和RF前端小芯片。这种集成能力对于5G、AI和汽车等新兴应用至关重要，这些应用需要多种功能共存并优化权衡。

3. 可扩展性和定制化

基于小芯片的设计支持模块化升级或定制。例如，产品线可以共享通用基础小芯片，同时添加针对特定应用定制的专用加速器或内存小芯片，从而缩短上市时间。

这种模块化支持产品差异化，而无需重新设计整个芯片。例如，云数据中心CPU可以定制添加AI加速小芯片以用于机器学习工作负载，而桌面变体则省略这些以节省成本。它还通过在多芯片配置中添加更多计算小芯片来促进增量性能扩展。

4. 增强的设计重用

设计团队可以在多个产品中重用经过验证的小芯片，减少开发时间并提高可靠性。这种方法培育了一个生态系统，其中标准化小芯片成为多样化应用的构建块。

可重用小芯片还支持IP货币化，公司专门设计特定功能模块，可由他人授权和集成。这种模块化IP经济加速了创新，并减少了行业范围内的冗余设计工作。

小芯片集成中的技术挑战

虽然小芯片架构提供了众多优势，但也带来了独特挑战：

• 互连复杂性：小芯片之间高效、高带宽的通信至关重要。Advanced Interface Bus (AIB)和Universal Chiplet Interconnect Express (UCIe)等技术是旨在解决这一问题的新兴标准。

高速互连必须支持低延迟、高带宽、功耗效率和跨小芯片的信号完整性，通常以数十或数百吉比特每秒运行。设计此类接口需要先进的物理层技术，包括均衡、时钟数据恢复和错误纠正。此外，封装约束对引脚数量和布线复杂性施加了限制。

• 热管理：多个小芯片紧密靠近可能产生热点。有效的散热策略对于保持可靠性至关重要。

热挑战源于异构功率密度和不均匀的热分布。封装解决方案必须结合先进的散热器、热通孔和优化气流。热模拟和实时监控在小芯片系统设计中变得至关重要，以防止性能节流或故障。

• 测试和验证：测试单个小芯片和集成系统需要新方法来确保质量。

小芯片测试必须涵盖独立功能和小芯片间通信。测试架构通常包括内置自测试（BIST）、扫描链和系统级测试协议。协调的测试策略有助于及早检测故障，减少昂贵的返工并提高良率。

• 标准化：缺乏标准化接口最初减缓了小芯片的采用。UCIe联盟等行业联盟正在努力建立可互操作的标准。

标准化工作旨在为小芯片互操作性定义物理层、协议、功率传输和安全框架。这些标准降低集成复杂性，促进多供应商生态系统，并加速市场采用。

实际应用和行业案例

多家公司已采用小芯片架构推动半导体创新：

• AMD的Ryzen和EPYC处理器：AMD广泛使用小芯片，将7nm CPU小芯片与在14nm节点上制造的I/O芯片结合。这种设计策略有助于恢复与Intel的竞争力，降低成本并提高可扩展性。

AMD的小芯片方法还支持多芯片配置，例如EPYC服务器处理器通过Infinity Fabric互连多个CPU小芯片扩展至64核。这种模块化扩展提高了每瓦性能，并为产品提供灵活性。

• Intel的Foveros技术：Intel的3D堆叠技术垂直集成小芯片，通过细粒度互连和降低延迟实现异构集成。

Foveros在堆叠封装中结合逻辑和内存小芯片，允许在单个封装中集成不同工艺节点和技术。该技术用于Intel的Lakefield处理器，是未来高性能、低功耗设计的基础。

• NVIDIA Grace CPU：NVIDIA计划在其即将推出的CPU设计中利用小芯片，优化AI和HPC工作负载的性能。

Grace CPU预计将集成多个计算小芯片与高带宽内存小芯片，实现AI训练和推理的高效数据移动。这种设计利用小芯片模块化来平衡性能、功耗和制造成本。

• Broadcom的StrataXGS交换机：Broadcom在网络ASIC中使用小芯片设计，将核心交换逻辑小芯片与专用I/O和内存小芯片结合，以增强可扩展性并降低成本。

• Xilinx（现为AMD一部分）的Versal ACAP：该自适应计算平台使用小芯片封装集成FPGA结构、AI引擎和在不同工艺节点上制造的DSP模块。

要深入了解小芯片行业标准，Universal Chiplet Interconnect Express (UCIe) Consortium网站提供了宝贵的见解和技术规范。

半导体制造中的先进光刻技术

半导体制造中的光刻概述

光刻是半导体制造过程中用于在硅晶圆上图案化复杂电路的关键工艺。它涉及将几何图案从光罩转移到晶圆上的光敏光刻胶层，然后通过刻蚀创建物理结构。

随着晶体管尺寸缩小到10纳米以下，先进光刻技术成为克服传统光刻中固有的物理和光学限制的必要手段。

光刻精度决定了可实现的最小特征尺寸，直接影响晶体管密度、开关速度和功耗。随着摩尔定律放缓，光刻进步对于维持半导体性能改进至关重要。

关键先进光刻技术

极紫外光刻（EUV）

EUV光刻使用波长为13.5nm的光，远短于前代使用的深紫外（DUV）光（193nm）。这使得能够以更高精度图案化更小的特征。

• 优势：EUV减少了图案化步骤数量，导致更简单的工艺流程和更好的套刻精度。

通过对复杂图案使用单次曝光步骤，EUV最小化了对准误差并减少了累积套刻失配。这增强了器件性能和良率。

• 挑战：复杂且昂贵的EUV设备、掩膜缺陷和光源功率限制目前限制了产量。

EUV光刻系统需要等离子体产生的高功率光源、多层涂层的高精度镜片，以及在严格条件下制造的无缺陷掩膜。设备正常运行时间和维护也影响成本效率。

• 行业影响：TSMC的5nm和3nm节点 heavily依赖EUV，使晶体管密度超过1.5亿个晶体管每平方毫米的芯片生产成为可能。EUV的采用已成为代工服务中的关键竞争差异化因素。

多重图案化光刻

在EUV广泛采用之前，多重图案化技术如双重图案化和四重图案化通过将单个图案拆分为多次曝光来实现更小的特征尺寸。

• 优势：在193nm DUV设备上实现持续缩放。

多重图案化延长了成熟光刻设备的使用寿命，推迟了对昂贵EUV采用的需求，同时仍实现亚10nm特征尺寸。

• 局限性：增加了工艺复杂性、成本和套刻要求。

每次额外曝光步骤引入对准挑战，增加周期时间和制造成本。套刻误差可能导致器件故障，影响良率。

• 用例：许多7nm和10nm工艺节点在EUV成为主流之前依赖多重图案化来满足设计要求。

定向自组装（DSA）

DSA涉及引导嵌段共聚物自组织成所需的纳米级图案，通过填补间隙或创建均匀特征来补充光刻。

• 潜力：可降低特定图案化需求的成本并提高分辨率。

DSA特别适用于图案化重复结构如接触孔和线/空间阵列，与传统光刻相比提供更好的均匀性和更少的缺陷。

• 现状：仍主要处于研究和早期采用阶段。

IBM、Intel和IMEC等行业参与者正在积极研究DSA用于未来节点，预计在专用应用中进行试点生产。

• 挑战：聚合物组装控制、缺陷缓解以及与现有光刻步骤的集成仍是障碍。

先进光刻对小芯片制造的影响

先进光刻技术通过以下方式直接影响小芯片制造：

• 在单个小芯片上实现更精细的晶体管几何形状，提高性能和功耗效率。

例如，在5nm或3nm节点制造的CPU小芯片受益于EUV光刻的精度，实现更高的晶体管密度和更低的泄漏电流。

• 允许集成在不同光刻节点上制造的异构小芯片，平衡成本和能力。

模拟、I/O或电源管理小芯片可能在成熟节点（如28nm或40nm）上使用成熟的DUV工艺生产，在不影响系统性能的情况下优化成本。

• 支持小芯片通信所需的高密度互连结构。

先进光刻支持细间距布线层和微凸块，这对于高带宽小芯片到小芯片信号传输至关重要。

行业采用和路线图洞见

领先的半导体代工厂已大量投资先进光刻技术：

• TSMC：EUV采用的行业领导者，TSMC的5nm、3nm和即将推出的节点广泛依赖EUV，以实现高晶体管密度和改进的功耗性能指标。

TSMC还在率先开发高NA EUV系统，预计将进一步推动2nm及更高节点的光刻能力。

• Samsung Foundry：也在推进基于EUV的节点，计划开发3nm及更高节点，包括全环绕栅极（GAA）晶体管的创新。

Samsung的GAA技术结合EUV，承诺改进静电控制和器件缩放。

• Intel：积极追求下一代光刻和封装技术，以支持其IDM 2.0制造战略。

Intel正在开发高NA EUV，并探索纳米压印光刻等替代方案以补充EUV。

• GlobalFoundries：虽然未积极采用EUV，但专注于使用成熟光刻技术的专用节点，用于汽车和RF应用。

有关详细技术数据和路线图更新，International Technology Roadmap for Semiconductors (ITRS)提供了权威的光刻进展资源。

小芯片架构与先进光刻技术的协同作用

半导体演进中的互补角色

小芯片架构与先进光刻技术的融合解决了行业的多方面挑战：

• 缓解光刻复杂性：通过将大型复杂芯片分解为较小的小芯片，制造商可以选择性地仅在性能增益证明成本合理的地方应用最先进的光刻技术，而在其他地方使用成熟节点。

这种有针对性的方法优化了成本性能权衡，并使关键小芯片更快采用前沿光刻技术。

• 加速创新周期：小芯片支持更快的设计迭代和新技术集成，而无需重新改造整个单片芯片，补充光刻进步。

例如，AI加速器小芯片可以独立开发并与现有CPU小芯片集成，利用最新的光刻进步而不影响整个SoC设计。

• 提高良率和可靠性：使用先进光刻技术生产的小芯片享有更高的良率，缺陷小芯片可以独立更换或重新设计。

这种模块化降低了整体生产风险，并支持更稳健的供应链。

支持小芯片-光刻集成的封装技术

先进封装技术如2.5D中介层和3D堆叠在实现使用不同光刻节点制造的小芯片架构中至关重要。

• 硅中介层：在小芯片之间提供高密度互连，支持低延迟通信和功率传输。

硅中介层是使用成熟光刻技术制造的被动基板，包含硅通孔（TSV）和微凸块，以最小寄生电容连接小芯片。

• 硅通孔（TSV）：支持小芯片3D堆叠的垂直电气连接，优化面积和性能。

TSV促进逻辑和内存小芯片的垂直集成，减少互连长度并提高带宽和功耗效率。

• 扇出晶圆级封装（FOWLP）：一种无需TSV即可将I/O重新分布到芯片封装外的替代方案，降低成本和复杂性。

Intel的Foveros和TSMC的CoWoS（Chip-on-Wafer-on-Substrate） exemplify 此类封装创新，支持高密度互连的异构集成。

未来展望和行业趋势

• 随着标准化和开放接口的增长，小芯片生态系统预计将扩展，促进设计公司和代工厂之间的协作。

Open Domain-Specific Architecture (ODSA)和UCIe联盟等倡议正在推动生态系统成熟。

• 持续的光刻创新，包括高NA EUV和新颖图案化技术，将推动晶体管缩放和复杂性。

对纳米压印和电子束光刻等替代光刻方法的研究可能在利基应用中补充EUV。

• 这些技术之间的相互作用将定义未来十年的半导体格局，支持AI、5G、HPC和边缘计算的进步。

小芯片支持的异构集成结合精确的光刻缩放将释放前所未有的系统能力。

半导体设计人员的实际考虑

使用小芯片设计

• 接口兼容性：确保小芯片遵循UCIe等标准化协议以促进互操作性。

设计人员在集成来自不同供应商的小芯片时必须考虑信号完整性、协议合规性和电源管理。

• 功耗和热规划：实施稳健的功率传输网络和热解决方案以管理小芯片热点。

功率排序、电压调节和热耗散策略必须与封装工程师共同设计以确保可靠性。

• 测试策略：为单个小芯片和集成系统制定全面的测试计划，以尽早识别故障。

采用边界扫描、内置自测试和系统级诊断以确保质量并缩短上市时间。

• 安全考虑：小芯片集成引入了新的攻击面；安全协议和硬件信任根实现至关重要。

光刻节点选择

• 成本与性能权衡：对性能关键的小芯片使用前沿光刻节点；对要求较低的功能利用成熟节点。

这种选择性节点部署平衡了制造成本与系统性能要求。

• 供应链和交货时间：考虑提供先进光刻节点的代工厂的可用性和产能。

与代工厂的早期合作对于管理风险和确保及时交付至关重要。

• 面向未来的设计：考虑随着光刻技术演进而来的可扩展性和升级路径。

模块化小芯片设计允许升级单个小芯片而无需重新设计整个系统。

• 面向制造的设计（DFM）：结合光刻感知设计规则以提高良率并减少缺陷。

常见问题：小芯片架构和先进光刻技术

Q1：小芯片与传统多核处理器有何不同？

小芯片是集成到单个封装中的物理分离芯片，而传统多核处理器在单个单片芯片上制造所有核心。小芯片支持异构集成，并在混合技术和工艺节点方面提供更多灵活性。这种模块化支持超越单片多核设计所能实现的可扩展性、定制化和成本优化。

Q2：采用小芯片架构的主要挑战是什么？

主要挑战包括开发高带宽、低延迟互连标准、管理跨小芯片的热耗散、确保跨异构组件的测试和验证，以及建立行业范围的标准化。此外，封装复杂性和供应链协调提出了重大障碍。

Q3：为什么EUV光刻被视为半导体制造的游戏规则改变者？

EUV 光刻使用明显更短的波长，能够实现晶体管的更精细图案化，减少工艺步骤，并使晶体管持续缩放超越传统 DUV 光刻的限制。这带来了改进的器件性能、降低的功耗和简化的制造流程。

Q4: 能否使用不同的光刻节点制造 chiplet？

是的，chiplet 架构的主要优势之一是能够使用针对其功能、成本和性能要求优化的不同光刻节点来制造单个 chiplet。这种异构方法最大化了整体系统