AMD EPYC 9006 Venice、Zen 6でサーバーCPUの競争を激化

AMDは、8コアのエンタープライズ向けプロセッサから256コアのサーバー向けフラッグシップまでを揃える、AMD EPYC 9006 Veniceの全ポートフォリオを公開した。このラインアップでは、Zen 6アーキテクチャ、新ソケット、16チャネルメモリ、PCIe 6.0がAMDの次世代サーバープラットフォームにもたらされる。

これは単なる定例的なプロセッサ刷新ではない。AMDはVeniceを、密度重視のクラウドコンピューティング、技術計算ワークロード、従来型のエンタープライズサーバー、AIホストノードをそれぞれ狙う、複数の用途特化ファミリーに分けている。

この幅広さは競争の構図も変える。Intelは依然としてAMDにとって確立されたx86の競合だが、NvidiaのVera CPUはAIラックの内側からAMDに圧力をかけている。AMDはx86互換性を守りながら、密結合のArmプラットフォームが約束する帯域幅、効率性、システムレベルの統合に匹敵する必要がある。

初期のSP7製品群が技術的な上限を示す。小型のSP8システム、キャッシュを大幅に搭載したVenice-Xプロセッサ、Veranoと呼ばれるLPDDR5X設計を含む他のファミリーも、2027年にかけてポートフォリオを拡張する予定だ。

その結果、製品サイクルは単一の発売日ではなく、プラットフォーム単位で測られるものとなる。したがって購入者は、AMDが公表した仕様と、予測、将来の提供時期、さらに独立した検証が必要な性能主張を分けて考える必要がある。

AMD EPYC 9006 Veniceは単一のプロセッサではなくポートフォリオ

AMDは、単一のプロセッサ構成ではもはやあらゆるデータセンターワークロードに適合しないため、Veniceを複数の関連サーバープラットフォームとして設計した。

主力となるAMD EPYC 9006 Veniceファミリーは、新しいSP7ソケットを採用する。そのラインアップには、標準的なZen 6プロセッサ、高周波数モデル、非常に大きなコア数を持つ高密度Zen 6c製品が含まれる。

Zen 6cは、AMDアーキテクチャにおける密度重視版だ。実用的なソケットおよび電力枠内により多くのコアを収め、可能な限り高いコア当たり周波数よりも総スループットを優先する。

フラッグシップのEPYC 9996は、256個のZen 6cコアと512スレッドを組み合わせる。AMDは、ベースクロック2.55 GHz、最大4.1 GHzのブースト速度、1,024 MBのL3キャッシュ、600ワットのデフォルトCPU電力を記載している。

このプロセッサの下には、複数の高密度な選択肢が位置する。EPYC 9966は192コア、EPYC 9846は168コアを搭載する。EPYC 9756は128コアを備え、より高いベースおよびブースト周波数を提供する。

AMDは、より少数で高速なコアに価値を置くワークロード向けのプロセッサも用意している。公表されたラインアップによると、EPYC 9686Fは96コアと最大5 GHzに達するブースト速度を組み合わせる。

こうした選択肢が重要なのは、サーバーソフトウェアが一様な形でスケールすることはほとんどないためだ。クラウドホスティングではソケット当たりの仮想マシン数が重視される一方、取引システムやデータベースではレイテンシーと周波数がより重要になることが多い。

完全なEPYC 9006ラインアップは、その分化を反映している。運用者はコア数、周波数、キャッシュ、メモリ帯域幅、プロセッサ電力について、複数の比率から選択できる。

SP7システムは、ソケット当たり最大16のDDR5メモリチャネルを提供できる。最大8,000 MT/sの従来型RDIMMと、最大12,800 MT/sのMRDIMMをサポートする。

MRDIMM、すなわちマルチプレクストランクDIMMは、複数のメモリランクからの転送を組み合わせることで実効帯域幅を高める。従来のメモリチャネルでは増加するコア数に十分な速度でデータを供給できないサーバーを対象とする技術だ。

AMDによると、MRDIMMをフル構成したSP7ソケットは約1.6 TB/sのメモリ帯域幅を提供できる。256コアが同じメモリサブシステムからデータを奪い合う場合、この帯域幅は極めて重要になる。

このプラットフォームはPCIe 6.0も導入し、PCIe 5.0のレーン当たり転送速度を2倍にする。AMDの仕様には、シングルソケット構成で最大128本の利用可能レーンが含まれる。

この接続性により、サーバーはGPU、ネットワークアダプター、ストレージ、専用アクセラレータのためにより多くの余地を確保できる。また、高価なアクセラレータが能力不足のホスト接続の後ろで待たされる可能性も減らせる。

製品の分化はSP7を超えて続く。AMDのSP8ファミリーは、8コアから128コアまでの構成で、小規模なエンタープライズおよび汎用デプロイメントをカバーする予定だ。

Venice-Xには、プロセッサのコンピュートリソースの下部または隣に追加キャッシュを積層する3D V-Cacheが加わる。AMDはこれを、シミュレーション、モデリング、その他のメモリ感度が高い技術計算ワークロード向けに位置付けている。

Veranoは別のアプローチを取る。最大72コアと24チャネルのLPDDR5Xメモリを組み合わせ、帯域幅とアクセラレータ連携を必要とするAIホストノードを狙う。

AMDのポートフォリオ戦略は、単純な現実を認めている。仮想マシンを高密度に配置するのに最適なCPUが、大規模なGPUラックを稼働させ続けるのに最適なCPUとは限らない。

Zen 6が変えるのはコア数だけではない

Veniceを特徴付けるアップグレードは、より高密度なコンピュート、高速メモリ、次世代I/Oを1つのサーバープラットフォームに組み合わせたことにある。

AMDはZen 6のコンピュートチップレットをTSMCのN2プロセスで製造する。N2はゲート・オール・アラウンドのナノシートトランジスタを用い、複数の従来世代のプロセッサで使用されたFinFET構造に置き換わる。

AMDはVeniceを、このノードで量産に到達した初の高性能コンピューティング製品と呼んでいる。この説明はAMDによるものであり、より広範な出荷実績が示されるまでは企業の主張として扱うべきだ。

製造技術の変更はトランジスタ密度の向上を支えるが、プロセス技術だけでサーバー性能が決まるわけではない。キャッシュ設計、クロック挙動、メモリアクセス、ファームウェア、アプリケーションのスケーリングも同様に重要である。

Veniceの高密度コンピュートダイには、32個のZen 6cコアと128 MBのL3キャッシュが搭載される。このようなダイを8基使用することで、フラッグシッププロセッサは256コアと合計1,024 MBのL3キャッシュに到達できる。

比較すると、AMDの第5世代EPYC 9965は192個のZen 5cコアが上限だった。したがってVeniceは、周辺プラットフォームも刷新しつつ、最大コア数を3分の1引き上げる。

標準のZen 6設計は異なる目的を担う。AMDは最大128個のフルZen 6コアを提供し、最高周波数構成は96コアで止まる。

このセグメンテーションは、ソフトウェアチームに意味のある選択肢を与える。ワークロードは、最大限の並列性、より強いコア当たり性能、あるいはその両極のバランスを優先できる。

より重要な違いとなるのはメモリかもしれない。十分なデータ供給を伴わずにコアを増やすと、紙の上では印象的でも実際の作業では停滞するプロセッサになりかねない。

AMDのZen 6プラットフォーム詳細には、最大16のDDR5チャネルと12,800 MT/sのMRDIMM速度が記載されている。前世代のTurinプラットフォームは12チャネルと、より低速なメモリを使用していた。

EPYC 9556は主流構成を示す例だ。AMDは64コア、128スレッド、384 MBのL3キャッシュ、最大4.3 GHzに達するブーストクロックを記載している。

そのプロセッサ仕様にも、16メモリチャネル、PCIe 6.0接続、RDIMMとMRDIMMの両方のサポートが示されている。これは256コアのフラッグシップだけに限定された機能ではない。

PCIe 6.0が重要なのは、現代のサーバーが複数のコンピューティング領域間でデータを移動させるためだ。CPUはますます、アクセラレータ、高速ネットワーク、コンポーザブルストレージ、メモリ拡張デバイスを調整する役割を担っている。

CXL 3.1のサポートはその役割を拡張する。Compute Express Link、すなわちCXLは、PCIe物理層上でアクセラレータおよびメモリデバイス向けのキャッシュコヒーレントな接続を提供する。

こうしたプラットフォームの変更は、SP7が新しいソケットを必要とする理由の説明にもなる。購入者は、既存のSP5サーバーにVeniceをそのまま差し替えるプロセッサアップグレードとして扱うことはできない。

この断絶は、サーバーベンダーと顧客にコストを生じさせる。新しいマザーボード、ファームウェア、冷却検証、メモリ認定、フリート管理プロセスを、プロセッサ移行に伴わせる必要がある。

AMDはまた、馴染み深い熱設計電力という用語を「Default CPU Power」に置き換えた。この新しい指標は、明示された性能目標においてコンピュートダイおよびI/Oダイ全体で使われる電力を対象とする。

世代を比較する際には、この表現に注意を払うべきだ。Default CPU Powerと従来のTDPはいずれも計画に役立つが、自動的に同一の測定値とはならない。

フラッグシップの600ワット定格は、密度の物理的限界も示している。Veniceはソケット当たりでより多くの作業を集約できる一方、各ソケットには相当な電力供給と冷却が必要となる。

最も強い効率性の根拠は、1プロセッサの横に記された消費電力ではなく、ラック当たりの完了作業量に左右される。そのため、サーバーレベルでのテストが不可欠となる。

Nvidia VeraがCPU競争をラック競争へ変える

AMDにとっての主な課題は、従来型サーバー内でIntelプロセッサに勝つことだけではなくなった。完成されたラックとして設計されたAIシステムの中でEPYCを守らなければならない。

Intelは、Xeonが大きな導入基盤、確立されたエンタープライズサポート、幅広いソフトウェア認定を持つため、依然として重要である。Diamond Rapidsも、より多いコア数と新しいプラットフォーム機能をもたらす予定だ。

しかし、Nvidia Veraは戦略的な競争を変える。Veraは、Nvidiaのアクセラレータ、メモリ、ネットワーク、ラックスケールシステムと密接に連携するよう設計されたArmベースのCPUだ。

Nvidiaはこれらの部品を1つのプラットフォームとして最適化できる。このアプローチは、汎用ベンチマークのスコアだけでなく、統合性においてAMDのプロセッサと競合する。

AMDの回答はスループットから始まる。同社の公開資料では、256コアのEPYC 9996をNvidia Vera、Intel Xeon、AMDの先行Turin製品と比較している。

AMDは、フラッグシップが100キロワットの電力予算内でVeraのラックレベル性能の3.3倍を実現できると主張している。同社のラック性能の方法論は、一部で予測および正規化された構成に依存している。

この違いは極めて重要だ。予測されたラックモデルはアーキテクチャ計画には有用だが、量産システムにおける独立テストと同等ではない。

AMDはまた、96コアの高周波数Veniceプロセッサが、88コアのVera構成をコア当たり約20％上回ると主張している。最近のベンチマーク報道は、それらの結果が依然としてAMDのテストに基づくものだと指摘している。

むしろ同社の最も強い論拠は、x86互換性かもしれない。大半のエンタープライズおよびクラウドソフトウェアはすでにx86上で動作しており、その背後にはしばしば長年の運用チューニングがある。

Armへの移行には、新たな検証、異なる性能チューニング、商用ソフトウェアサポートのより詳細な確認が必要になる場合がある。一部の組織にとっては、これらのコストが理論上のハードウェア上の利点を上回る可能性がある。

しかし、互換性だけでAIホストノードの競争が決着するわけではない。Nvidiaは、アクセラレーテッドシステム全体を購入する顧客にとって、CPU命令セットの継続性よりラックの挙動の方が重要だと主張できる。

ホストCPUは、GPU推論を取り巻くオーケストレーション、検索、ネットワーク、ストレージ、前処理、ツール実行を担う。そのためCPUのボトルネックは、高価なアクセラレータを十分に活用できない状態にするおそれがある。

エージェント型AIでは、1件のユーザーリクエストが複数のモデル、データベースクエリ、API呼び出し、検証ステップを引き起こす可能性があるため、CPUの活動量が増える。多くの処理はアクセラレータの外側で実行される。

AMDはVeniceを、こうした混合パイプラインのプロセッサ基盤として提示している。同社によると、高いコア密度はより多くの隔離されたエージェントタスクを実行でき、高周波数モデルはレイテンシーに敏感なオーケストレーションを処理できる。

この訴求は、Veniceの異なる系統を説明する。256コアモデルは同時並行の作業を優先し、高周波数のZen 6製品は応答時間とGPU連携に焦点を当てる。

Veranoは、Nvidiaの帯域幅をめぐる主張に真っ向から挑んでいる。24チャネルのLPDDR5X設計は、従来型のエンタープライズサーバーよりも、AI特化型Armシステムのメモリーアーキテクチャに近い。

AMDは、ラックスケールAIプラットフォームであるHeliosで、Veniceの高周波プロセッサを採用する計画だ。HeliosはEPYC CPU、Instinctアクセラレータ、Pensandoネットワーキング、AMDのソフトウェアスタックを組み合わせる。

これがEPYC 9006の背景にある戦略転換だ。AMDは当初、既存のx86インフラ内で代替CPUを顧客に提供することで、サーバー市場シェアを獲得した。

現在AMDは、EPYCを魅力的にしてきた柔軟性を損なうことなく、AIラック全体を統合できることを証明しなければならない。一方Nvidiaは、統合ラックから出発し、汎用コンピューティングへと拡大するという逆方向のアプローチを取る。

Intelもこの競争から外れているわけではないが、現在のVeniceをめぐる議論では脇役にとどまる。目下の圧力は、顧客の評価対象そのものをNvidiaが再定義している点から生じている。

購入者は今後、ラック当たりのトークン数、エージェント数、あるいは完了ジョブ数を比較するようになる。また、エネルギー効率、ソフトウェアの成熟度、利用率、導入までの時間も精査するだろう。

より高速なソケットに意味があるのは、それがこうしたシステムレベルの成果を改善する場合に限られる。

AMDの性能主張には依然として本番環境での証明が必要

公開された仕様は充実しているが、最も積極的な性能比較は依然として重要な留保を伴うベンダー結果である。

AMDは複数のVeniceテストについて構成の詳細を提供している。これは有用だ。なぜなら、サーバーベンチマークはメモリー構成、コンパイラ設定、ファームウェア、電力制限によって大きく変わり得るためだ。

同社は、256コア、DDR5-8000メモリー、同時マルチスレッディング、600ワットのデフォルト電力設定を備えたEPYC 9996リファレンスシステムをテストした。UbuntuとAMDの性能重視構成を使用している。

AMDが公開したエージェント型ワークロードの結果には、Intel XeonおよびAWS Gravitonシステムも含まれる。ただし、クラウド構成には、直接的なラボ比較には現れない変数が持ち込まれる。

AMD自身も、クラウド結果はリージョンでの提供状況、仮想化、ストレージ、ネットワーキング、サービス構成によって変動し得ると指摘している。また、クラウドと物理サーバーの結果は直接比較できない可能性があるとも警告している。

こうした開示はテストの有効性を否定するものではない。読者がそこから導くべき結論に制約を設けるものだ。

3.3倍のラック性能という主張には、追加の留保がある。これは、定義された電力予算内に収まるシステム数をモデル化し、その台数に推定ノード性能を掛け合わせたものだ。

このようなモデリングは、実際の密度上の優位性を浮き彫りにする可能性がある。一方で、利用率、冷却オーバーヘッド、メモリー、ネットワーキング、持続的なアプリケーション動作に関する仮定を増幅する可能性もある。

本番システムでは、より多様なワークロードでのテストが必要だ。データベース、Javaサービス、仮想化、科学技術計算、コンパイル、Webサービング、AIオーケストレーションは、それぞれ異なる形でプロセッサに負荷をかける。

ソフトウェアライセンスも別の複雑さをもたらす。コア単位でライセンスされる製品では、ハードウェアがより多くの処理を完了できたとしても、256コアのソケットは経済的に魅力を欠く場合がある。

逆に、ソケット単位またはサーバー単位のライセンスでは、高密度プロセッサの価値が非常に高くなる。1台のVeniceシステムが複数の旧世代サーバーを置き換え、ネットワーキングと管理のオーバーヘッドを削減できる可能性がある。

電力密度にも同様のトレードオフがある。サーバーの集約により総エネルギー消費を抑えられる一方、600ワットのプロセッサは各シャーシ内に熱を集中させる。

運用担当者は、既存のラック電力、エアフロー、液冷、保守手順がこうした構成に対応できるかを検証する必要がある。十分な冷却能力を欠くラックは、プロセッサの効率だけでは補えない。

メモリーの経済性も重要だ。ピーク帯域幅を得るには適切なDIMMタイプと実装構成が必要であり、最大容量では異なる速度制限が課されることがある。

MRDIMMははるかに高い転送速度を約束するが、購入者にはファームウェア、サーバープラットフォーム、ワークロードプロファイルをまたいだ検証が必要だ。見出しの帯域幅とともに、レイテンシー特性も重要となる。

PCIe 6.0はもう一つの移行をもたらす。この規格はスループットを倍増させるが、高速化に伴って信号品質の維持が難しくなり、基板設計とリタイマーの重要性が増す。

すべてのレーンが実用的な価値を提供するには、新しいアクセラレータやネットワーキングデバイスも高速インターフェースに対応しなければならない。初期システムでは、周辺デバイスが十分に活用する前から、その機能だけを備えている場合がある。

ロードマップには供給リスクもある。SP7が製品群を先導する可能性はあるものの、SP8、Venice-X、Veranoは2027年後半まで延びる異なるスケジュールで登場する。

この段階的な投入は、「EPYC 9006」が単一で均一な購入時期を意味しないことを示す。キャッシュ重視またはLPDDR5Xモデルを待つ顧客は、異なるタイムラインに直面する。

これは競合他社に対応する時間も与える。NvidiaはVeraシステムを洗練でき、Intelは後発のVenice製品に対してDiamond Rapidsを位置付けられる。

AMDのロードマップ報道は、VeniceがHeliosおよび将来のラックプラットフォームとどれほど密接に結び付いているかを示している。この結び付きはAMDのシステム提案を強化する一方、実行上の負担を高める。

AMDは、プロセッサ、ボード、メモリーサポート、ネットワーキング、アクセラレータ、ファームウェア、ソフトウェアを連携したスケジュールで提供しなければならない。1つのコンポーネントの遅延が、ラック全体の利点を弱める可能性がある。

独立テストは4つの中心的な疑問に答えるべきだ。レビュー担当者は、持続スループット、コア当たり性能、メモリースケーリング、ワット当たりの完了作業量を測定する必要がある。

また、同等条件のシステムを比較すべきだ。同一のOS、コンパイラ、メモリー容量、アクセラレータ構成によって、結果の信頼性は高まる。

こうしたテストが登場するまで、仕様が示すのはAMDのアーキテクチャ上の意図だ。本番ワークロード全般における結果を、まだ確立するものではない。

Veniceロードマップが2027年まで拡大するなかで注目すべき点

AMD EPYC 9006 Veniceが持続的なプラットフォーム優位性となるのか、それとも印象的な仕様表にとどまるのかを示すシグナルは3つある。

第一のシグナルは、本番サーバーにおけるSP7の幅広い提供開始だ。発表されたプロセッサに意味があるのは、顧客が複数ベンダーから認定済みシステムを予測可能な数量で入手できる場合に限られる。

Dell、HPE、Lenovo、Cisco、SupermicroはAMDのパートナー資料に登場する。各社が出荷する構成によって、どのプロセッサモデル、メモリー速度、アクセラレータの組み合わせがローンチ時に実用的なのかが明らかになる。

16のメモリーチャネルをフル実装し、高速MRDIMMをサポートするシステムがどれだけ登場するかに注目したい。認定が限定的であれば、プロセッサがその機能をサポートしていても、AMDの帯域幅をめぐる主張は弱まる。

ファームウェアの成熟度も同じくらい重要だ。初期のBIOSリビジョンは、ブースト動作、メモリー互換性、仮想化、セキュリティ制御、性能の一貫性に影響を与え得る。

クラウドへの展開も、もう一つの有用な指標となる。大規模プロバイダーはプロセッサを多様なワークロードにさらし、標準化されたインスタンスファミリーを通じて比較を容易にする。

主要クラウドが迅速にVeniceインスタンスを開始すれば、AMDは需要と運用準備の分かりやすい証拠を得る。提供開始が遅ければ、供給、検証、またはプラットフォーム上の摩擦を示唆するだろう。

第二のシグナルは、Nvidia VeraおよびIntelの次世代Xeonとの独立比較だ。ベンダーの予測だけでは、ラックレベルの競争に決着を付けられない。

テストでは、単一のCPUベンチマーク以上を測定すべきだ。有用な評価には、Webサービス、データベース、仮想化密度、データ処理、AI検索、GPUホストノードの利用率が含まれる。

AIインフラにおいて決定的な指標は、システム全体で完了した作業量である。これにはCPUによる準備、アクセラレータの実行、ネットワーキング、ストレージ、応答の提供が含まれる。

同じラック電力制限の中でVeniceがより多くのアクセラレータを稼働状態に保てるなら、AMDのアーキテクチャは支持を得る。Veraがより緊密な統合によって勝るなら、AMDのコア数優位性の決定力は下がる。

Intelの対応は、戦略の別の側面を試すことになる。Diamond Rapidsが強力な供給体制を整えれば、メモリー帯域幅、エンタープライズ認定、高コア数x86展開の面でAMDに圧力をかけられる。

第三のシグナルは、AMDが残るポートフォリオを予定通り提供できるかどうかだ。SP8、Venice-X、Veranoは、EPYC 9006があらゆるサーバーの役割をカバーするという主張の大部分を担っている。

SP8は、不必要なプラットフォームコストを抱えずに設計を小型化できることを示さなければならない。中小規模の企業が必要とするのは、ハイパースケール向けハードウェアを単に縮小しただけのものではなく、バランスの取れたシステムだ。

Venice-Xは、シミュレーションと技術計算における測定可能な向上によって、積層キャッシュの価値を正当化しなければならない。その価値は、ワークロードの感度、周波数、メモリー動作に左右される。

Veranoは最も示唆的な製品になる可能性がある。そのLPDDR5Xサブシステムは、Veraを戦略的に重要にしている帯域幅重視のアーキテクチャに直接対応する。

Veranoが予定通り登場し、AIホストCPUとして優れた性能を示せば、AMDは従来型x86の継続性以上のものでNvidiaに答えたことになる。EPYCをラックスケール時代に適応させたことになる。

後続製品が遅れれば、Nvidiaは統合プラットフォームを強化する時間を得る。Intelにも、次世代サーバー製品で競争するためのより大きな機会が生まれる。

エンタープライズの購入者にとって、当面の判断はVeniceのコア数が多いかどうかだけではない。新しいSP7プラットフォームが、組織のワークロードと更新スケジュールに合致するかどうかだ。

チームは、ソフトウェアライセンス、メモリー帯域幅、コア当たりの需要、アクセラレータ接続性、冷却能力、ソケット集約の機会を棚卸しすべきだ。こうした要素が、高密度プロセッサがコスト削減を生むのか、それともボトルネックを別の場所へ移すだけなのかを決定する。

プラットフォームを評価するエンジニアリングチームは、ベンチマークのメモ、ファームウェアリビジョン、ベンダーの主張を検索可能な技術ナレッジベースに保存すべきだ。長期にわたる展開の中で仕様やソフトウェアが変化する際、比較可能な記録は価値を持つ。

AMD EPYC 9006 Veniceの投入は、AMDの方向性を明確にしている。Zen 6は、同社のサーバーにおける野心を個別CPUから複数のワークロード特化型プラットフォームへと拡張する。

今や負担は、アーキテクチャから実行へと移る。購入者は、AMDが予測する優位性を確定的なものと見なす前に、実システムの供給状況、独立したラックテスト、2027年ポートフォリオの提供を注視すべきだ。

実証済みのラック効率、より強力なコア当たり性能、あるいは希望するサーバーベンダーからの幅広い提供――どの結果が最初にインフラ計画を変えるだろうか。その答えを使って今テストを定義し、本番Veniceシステムが登場した際に改めて見直してほしい。