Intel 14Aの性能はTSMC A14に近いが、5%という主張には重要な疑問が残る
Intelは、Intel 14Aの性能がTSMC A14との差5%以内に収まる見込みだとしており、次世代製造プロセスが市場リーダーに迫る水準にあることを示唆している。この見通しは、KeyBancとの会合でIntelのテクノロジー・オペレーション責任者兼Intel FoundryゼネラルマネージャーであるNaga Chandrasekaran氏が示したものだ。
長年の製造遅延でIntelの信頼性が損なわれた後だけに、これは安心材料に聞こえる。しかし、「5%以内」という表現だけでは、どちらが優位か、どのワークロードを対象とするか、比較時の動作条件が何かは分からない。
チップは、より多くの電力を消費したり、より広い面積を使ったり、製造歩留まりの低下を許容したりすれば、高速に動作できる。TSMC A14もなお開発中で、量産開始は2028年を目標としている。したがって、この比較は同一条件で試験された完成製品ではなく、進化を続ける二つのプロセスプラットフォームに関するものだ。
この発言が重要なのは、Intel 14Aが技術ロードマップ上の単なる次世代ノードではないからだ。Intelはこれを、外部ファウンドリー顧客向けとして企画段階から設計された同社初のプロセスだと説明している。その商業的な将来は、競争力のある技術、予測可能な歩留まり、信頼できる生産スケジュールを提供できると顧客に納得させられるかにかかっている。
Intelが実際に語ったIntel 14Aの性能
5%という見通しは競争力のある範囲を示すが、Intel 14AがTSMC A14を上回ることを証明するものではない。
元の14A比較によると、Chandrasekaran氏はKeyBancに対し、Intelは14Aの性能がTSMCのA14との差およそ5%以内になると見込んでいると述べた。このコメントはその後、投資家向けメモやソーシャルメディアを通じて広まった。
この表現には複数の解釈が成り立つ。Intel 14Aが最大5%先行する可能性も、最大5%遅れる可能性も、その中間に位置する可能性もある。Intelはこの見通しに対応する電圧、電力目標、チップ設計、ベンチマーク、試験方法を公表していない。
こうした欠落した詳細は重要だ。半導体製造において「性能」に普遍的な意味はない。ファウンドリーは通常、同一電力での周波数や同一周波数での電力といった、管理された指標を用いてプロセスを比較する。
プロセスは異なる設計目標にも有利に働き得る。高性能CPUコア、モバイル向けシステムオンチップ、AIアクセラレータでは、トランジスタ、配線、メモリー、電力供給に対する要求がそれぞれ異なる。
Intelがより詳細に公表している見通しでは、同社自身の前世代プロセスを基準にしている。同社によれば、Intel 14A processはIntel 18A比で、同一電力時に15%から20%高い性能を目標としている。
別の表現では、Intelは同一性能で25%から35%の低消費電力化を予測している。さらに、チップ密度は最大30%向上すると主張している。これらはIntelの分析に基づく社内予測であり、商用出荷されている14A製品から得られた独立した測定値ではない。
TSMCもA14について同様の世代間比較を示している。同社によれば、A14はN2比で同一電力時に10%から15%高い速度を実現する見込みだ。
TSMCはまた、同一速度で25%から30%の低消費電力化、20%超のロジック密度向上を予測している。A14 roadmapでは、2028年の量産開始を目標に掲げている。
これらの数値を組み合わせて、Intel対TSMCの決定的なスコアを導くことはできない。各社は独自のテストチップ、ライブラリー、設計前提、基準ノードを使用している。「密度」でさえ、ロジック、メモリー、アナログ回路の異なる構成を指す場合がある。
ノード名も物理的な測定値ではない。Intel 14AとTSMC A14は1.4ナノメートル級のプロセス世代を表すが、どちらの名称も単一のトランジスタ寸法を示しているわけではない。
実務的な結論は、見出しの数字が示すほど広いものではない。Intelは自社プロセスがTSMCの対応世代と同じ性能帯で競争できると見込んでいる。しかし、二つのプラットフォームを順位付けするには十分な証拠を開示していない。
この区別は、Intel 14AとTSMC A14を比較する際の中心に置くべきだ。5ポイントの範囲はポジショニングには有用だが、ベンチマーク結果ではない。
ほぼ互角ならTSMCに圧力がかかる理由
Intelが商業的に信頼できる「ほぼ互角」を実現すれば、先端チップ設計企業は、すべての製品をTSMCから移管しなくても交渉力を得られる。
TSMCの優位性は、トランジスタのピーク性能にとどまらない。顧客は、同社のプロセス成熟度、製造規模、設計ツール、知的財産ライブラリー、パッケージングの選択肢、ロードマップを実行してきた実績に依存している。
こうした実績は、高額なチップを将来のノード向けに設計する際のリスクを低減する。設計をファウンドリー間で移すことは、単純な製造代替で済むことはほとんどない。新たな物理レイアウト、検証作業、再利用可能な知的財産、ソフトウェアとパッケージングスタック全体にわたる変更が必要になる場合がある。
そのためIntelは、圧力を生み出すために明確な性能勝利を収める必要はない。主要顧客がセカンドソースとして検討したり、将来の製品をIntelに割り当てたりするに足るほど、14Aの信頼性を高める必要がある。
競争力のある代替案があれば、顧客は生産能力、日程、パッケージング、技術サポートを協議する際に別の交渉材料を得られる。また、主に米国を拠点とする最先端製造の選択肢も得られる可能性がある。
これは、大規模AIアクセラレータや高性能プロセッサーを開発する企業にとり特に重要だ。こうした製品は大量のウェハー生産能力を消費し、演算ダイと高帯域幅メモリーを接続するために先端パッケージングへの依存を強めている。
このような顧客にとって、ワット当たり性能はデータセンターの運用コストやラック単位の収容能力を左右し得る。密度はダイサイズと製造経済性に影響する。歩留まりは、各ウェハーから得られる正常動作品の数を決める。
したがって、ファウンドリーの選択を単一の性能比率だけに委ねることはできない。顧客は、プロセスデザインキット全体、利用可能なライブラリー、パッケージング互換性、歩留まり曲線、生産能力計画、納入実績を評価しなければならない。
Intelはこの幅広い基盤を整備してきた。2025年4月、同社は主要顧客に初期版の14Aプロセスデザインキットを配布したと発表した。
プロセスデザインキット、すなわちPDKは、チップ設計者が製造プロセス向けの設計を行うために必要なルールとモデルを提供する。Intelは複数の顧客がテストチップを作成する意向を示したと述べたが、顧客名を明らかにせず、生産契約も約束していない。
テスト活動と確約済みの量産との違いは依然として重要だ。企業は商用製品向けに一つを選ぶ何年も前から、複数のプロセスを日常的に評価している。テストチップは技術的な関心を示すが、収益を保証するものではない。
Intelは2025年の決算説明で、見込み顧客が2026年後半から正式なサプライヤー決定を始めると述べた。この意思決定期間は2027年前半まで続くと見込んでいる。
このスケジュールが、今になって5%という発言が出ている理由を説明する。2028年世代の製造プラットフォームを選ぶ顧客には、量産開始よりかなり前に性能モデル、ライブラリー、テスト結果が必要になる。
TSMCが受ける圧力は主に限定的なものだ。市場を変えるために、顧客が確立済みのサプライヤーを捨ててIntelに移る必要はない。一つの製品ライン、一つのコンピュートタイル、あるいは一世代を移すだけでも、生産能力の確約や交渉を変え得る。
Intelはより厳しい試練に直面する。新しい外部ファウンドリー事業に伴う実行リスクを顧客が受け入れるよう説得しなければならない。競争力のある予測性能は、Intelをその議論の場に参加させるにすぎない。
Intel 14A対TSMC A14は実際には実行力の試験である
主な競争は、Intelが約束する競争力と、TSMCが確立してきた実行実績との間にある。
Intelのロードマップには一見した矛盾がある。14AプロセスはIntel 18A比で15%から20%の性能向上が見込まれている一方、経営陣はTSMC A14との差が5%以内にとどまると説明している。
あらゆる割合を普遍的なスコアとして扱えば、この数字は整合しないように聞こえる。異なる基準と試験条件を考慮すれば、それほど意外ではなくなる。
Intelの14A見通しは、このノードをIntel 18Aと比較している。TSMCのA14予測は、A14をN2と比較している。KeyBancでの発言は、比較方法を説明せずにIntel 14AとTSMC A14を比較したものと伝えられている。
各基準は、異なる電力レベルで異なる位置付けになり得る。改善幅も、回路タイプ、標準セルライブラリー、電圧、設計目標によって変わる。
Intel 14Aは、同社の次世代ゲートオールアラウンドトランジスタであるRibbonFET 2を導入する。この構造ではゲートがトランジスタチャネルを取り囲み、微細化に伴って電気的制御を向上させる。
このプロセスは、Intelの裏面電力供給アプローチを進化させたPowerDirectも導入する。裏面供給では、電力ネットワークの一部をトランジスタの背面に移し、その上部にある信号配線のための空間を増やす。
Intelはまた、タイミングが重要な部分を高速化できる、背の高い高駆動セルであるTurbo Cellsの使用も計画している。設計者は、追加の周波数が最も重要な箇所に選択的に配置できる。
これらの技術により、Intelは性能を最適化する複数の手段を得る。しかし、すべてのチップが同じ改善を受けることを保証するものではない。モバイル向け設計は効率を優先するかもしれない一方、サーバープロセッサーはより高い周波数に達するため追加の電力を使う可能性がある。
製造技術は、それらの機能が数百万個のチップにわたり一貫して動作するかにも左右される。高速なトランジスタが商業的に有用なのは、周辺プロセスが許容可能な歩留まりと安定した電気特性を生み出す場合に限られる。
TSMCは異なる立場からこの競争に臨む。A14は第2世代のナノシートトランジスタと、更新版のNanoFlex Proセルアーキテクチャを採用する予定だ。
TSMCによれば、NanoFlex Proは設計者がセルタイプを組み合わせ、速度、電力、密度のバランスを取れるようにする。この柔軟性が重要なのは、顧客がチップ全体を単一の指標に対して最適化することはほとんどないためだ。
TSMCはまた、High Numerical Aperture extreme ultraviolet lithography、すなわちHigh NA EUVに依存せずにA14を製造する計画だ。この技術は、より大きな開口数の光学系を用いて、より小さな特徴を高精度に描画する。
IntelはHigh NA EUVをより早期に導入している。ASMLは2026年7月、Intelが選択したIntel 18A製品レイヤーでこの技術を認定し、関連する量産シリコンを出荷していると発表した。
このHigh NA milestoneにより、Intelは14Aでの幅広い採用に先立って製造経験を得る。また、顧客が慎重に検討するコスト面と運用面の課題も生じる。
High NAツールは、微小なパターンを複数回の露光に分割する複雑なマルチパターニング工程の一部を削減できる。技術が効率的に動作する場合、工程数の削減はプロセス制御の改善につながり得る。
ただし、ツール本体とそれを支えるインフラは高価だ。新しいマスク、光学効果、フィールドサイズの制約、生産手法を、信頼性の高い大量生産プロセスに組み込む必要がある。
TSMCがHigh NAの採用を遅らせる選択は、自動的に同社のプロセスが劣っていることを意味しない。これは、既存のEUVツールをプロセスと設計の改善と組み合わせ、同じ商業目標に向かう別の道筋を反映している。
これは有用な補助的対比にはなるが、主戦場ではない。顧客が評価するのは、製造装置の新規性ではなく、そこで生産されるウェハーだ。
Intelの機会は、技術的な野心を再現性のある実行力へと転換できるかにかかっている。TSMCの防御力は、顧客に不要な製造リスクを負わせず、着実な進歩を提供できることにある。
だからこそ、ほぼ互角という結果はIntelにとって意味のある前進となる。過去のプロセス遅延を経て、同社が最先端プロセスの競争圏に戻れることを示すからだ。
ただし、紙の上でほぼ互角でも、そうした遅延が消えるわけではない。Intelは、動作する設計、成熟したツール、許容可能な欠陥率、そして顧客が信頼できる生産スケジュールによって、性能の主張を裏付けなければならない。
5%という主張が顧客に伝えないこと
性能はファウンドリー競争力の一部にすぎず、開示されていない変数が、どのプロセスが商用設計を勝ち取るかを左右する可能性がある。
最初の不明点は比較条件だ。Intelは、報告した5%の範囲が、同一電力、同一電圧、同一面積、あるいは別の条件のどれに適用されるのかを明らかにしていない。
より高い電圧によって得た周波数優位は、大きな電力ペナルティを伴う可能性がある。逆に、低電圧での効率優位は、達成可能なデスクトップ向けやサーバー向けの最高周波数には結び付かないかもしれない。
二つ目の不明点は、ワークロードとの関連性だ。単純なテスト回路はトランジスタの挙動を切り分けられるが、完成したプロセッサーには、キャッシュ、インターコネクト、メモリーコントローラー、アナログ機能、パッケージング上の制約が含まれる。
先端ノードでは、配線遅延がトランジスタ速度と同じくらい重要になり得る。大型チップでは、小型のテストビークルでは見えない電力供給や熱の制約にも直面する。
三つ目の不明点は密度だ。Intelは18A比で最大30%の密度向上を主張する一方、TSMCはN2比で20%超のロジック密度向上を見込んでいる。
これらの割合は異なる基準値を用いており、異なる回路構成を対象としている可能性もある。どちらも、同一の商用設計でどのノードがより小型のチップを実現するかを示してはいない。
スタティック・ランダムアクセスメモリー（SRAM）は、この比較をさらに複雑にする。SRAMは現代のプロセッサーで大きな面積を占めるが、必ずしもロジックと同じ速度で縮小するわけではない。
アナログ回路や入出力インターフェースも、異なる形でスケーリングする。コンパクトなロジックセルにおける密度優位は、完全なシステムオンチップ全体では、より小さな恩恵しかもたらさない可能性がある。
四つ目の不明点は歩留まりだ。歩留まりは、製造されたダイのうち、求められる仕様の範囲内で動作する割合を測る。わずかな改善で1枚のウェハーから販売可能なチップが増えるため、コストを大きく左右し得る。
報道によれば、IntelはKeyBancに対し、14Aの開発は同程度の段階にあった18Aより速く進んでいると説明した。これは心強い主張だが、独立した評価に足る生産データをIntelは公表していない。
TSMCは2025年、A14の開発は順調に進んでおり、歩留まり性能は予定を上回っていると述べた。ただし、この発言も生産データが利用可能になるまでは企業側の予測にとどまる。
両社とも、A14級の商用製品について顧客レベルの歩留まり結果を公表していない。こうした製品は、まだ量産段階に存在しない。
五つ目の不明点はコストだ。Intelは、14AにはHigh NA EUVおよびその他の先端製造要件に伴う費用が発生することを認めている。
より高速なプロセスでも、ウェハーコスト、設計費、または歩留まりが全体的な経済性を悪化させれば、設計採用を逃す可能性がある。ファウンドリー顧客が重視するのは、ウェハー製造開始のコストではなく、動作するチップのコストだ。
六つ目の不明点は生産能力だ。最先端ノードを選ぶ顧客には、製品発売時に製造量を確保できるという確信が必要になる。
能力計画は何年も前から始まり、多額のコミットメントを必要とする場合がある。顧客が十分なウェハーやパッケージング能力を確保できなければ、優れた特性を持つプロセスの価値は限られる。
七つ目の不明点は設計エコシステムだ。電子設計自動化ツール、検証済みのインターフェースブロック、メモリーコンパイラー、再利用可能なプロセッサー部品は、開発期間を短縮できる。
Intelによれば、同社の新しいPDKは現在、顧客から業界標準と見なされている。この主張は、外部チームが複雑な14A設計に挑む際、実地で試されることになる。
最後に、この比較では、Intelが設計したプロセッサーと外部顧客のチップとの違いが見落とされている。Intelは、1社の内部で製品とプロセスの意思決定を調整できる。
外部顧客には、社内知識に依存せずに予測可能なルールと支援が必要だ。Intelは、自社が管理しない設計にも製造プラットフォームが機能することを証明しなければならない。
これらすべての要素は、読者が「5%以内」を単純な勝利や敗北と捉えるべきではない理由を説明している。この数字が示すのは目標範囲であり、最終的な商業的成果ではない。
また、Intelの抑制された表現が前向きに解釈できる理由でもある。量産の何年も前に根拠のない優位を宣言するより、おおむね同等の性能を約束する方が信頼できる可能性がある。
この慎重さには別の解釈もある。Intelは、非開示の比較条件ではTSMCが優位を維持すると、すでに見込んでいるかもしれない。測定条件がなければ、どちらの解釈も検証できない。
Intelに必要なのは競争力のあるトランジスタだけではなく、顧客だ
決定的な成果は、14A製品を予定通り量産に到達させる、確約済みの外部顧客となる。
Intelは14Aに、異例なほど直接的な事業条件を付けている。同社は2025 annual filingで、このノードの経済性を支えるには重要な外部顧客が必要だと述べた。
Intelは、その顧客を確保できず、重要なマイルストーンを達成できない場合、14Aおよびその後の先端ノードを一時停止または中止する可能性があると警告した。この開示は、商業的採用を技術ストーリーの一部に位置付けている。
同社はまた、いずれのノードについても重要な外部ファウンドリー顧客をまだ確保していないと述べた。この文言は、2025年12月27日に終了した年度を対象とする提出書類に記載された。
Intelは引き続き、将来の自社製品向けに14Aを評価しており、最初の社内設計も計画している。しかし、社内利用だけでは、Intel Foundryが持続可能な外部製造事業になったことは証明されない。
大口顧客は、プラットフォームの複数の要素を一度に検証することになる。PDK、知的財産エコシステム、製造契約、技術支援、能力計画、そして生産経済性が試される。
その顧客は、14A以降のIntelのロードマップにも信頼を置く必要がある。最先端チップの設計には何年もの作業を要し、再利用可能な部品は複数のプロセス世代にまたがることが多い。
したがって、商業上の意味合いは一つのノードを超える。Intelが18A-P以降の先端開発を一時停止すれば、同社の製品事業は将来技術において外部ファウンドリーへの依存を深める可能性がある。
Intelは、TSMCがその依存先として最も可能性が高いと明示している。その場合、Intelは挑戦しようとしている企業から、より多くの製造能力を購入することになる。
これが本稿の中心的な逆転だ。技術的な近接性を示唆する発言は、同時にIntelのより弱い商業的立場も浮き彫りにする。TSMCは確立された顧客を抱えてA14に臨む一方、Intelは14Aを通じて自社のファウンドリーモデルを証明しなければならない。
Intelがその差を縮めているかどうかは、三つのシグナルで判断できる。
第一に、実名の外部顧客と確固たる生産プログラムに注目したい。別のテストチップや関心表明は関与を示すが、Intelが必要だとしている財務上のコミットメントを示すものではない。
生産設計の確認は、洗練された顧客が詳細な技術・商業データを精査したことを意味するため、Intelの主張を強める。2027年前半を通じて沈黙が続けば、その主張は弱まる。
第二に、比較可能なシリコンに関する開示に注目したい。有用な証拠には、類似回路で測定した周波数と電力に加え、電圧、面積、密度、テスト条件が含まれる。
顧客のテストチップは、単独の割合主張より強い証拠となる。量産シリコンの独立分析は、さらに強い証拠となる。
第三に、歩留まりとスケジュールのマイルストーンに注目したい。Intelは、TSMC A14が予定する2028年の量産時期に達する前に、14Aの開発が安定したプロセスへ転換することを示す必要がある。
Intelによる早期のHigh NA EUV導入は、プロセス制御と量産学習を改善できれば役立つ可能性がある。遅延、コスト上昇、歩留まり改善の停滞は、この早期導入を負債へと変えるだろう。
TSMCの対応も重要だ。A14が予定を上回る進捗を維持し、顧客が大規模な設計を投入すれば、おおむね同等のトランジスタ性能だけでは市場の勢いを変えるには不十分となる。
開発者や企業のテクノロジー購入担当者にとって、その結果が左右するのはプロセッサーのブランドだけではない。より強いファウンドリー競争は、チップ供給、サプライヤーの多様性、エネルギー効率、新たなAIハードウェアの進展速度に影響を与え得る。
それでも、購入者はプロセス予測を製品ベンチマークとして扱うべきではない。アーキテクチャ、メモリー、パッケージング、冷却、ソフトウェア最適化は、製造ノードと同じくらい重要になることが多い。
正しい問いは、Intelが今日、5パーセントポイント先行しているのか、それとも遅れているのかではない。統制された条件下でその問いに答える公的証拠はない。
むしろ問うべきなのは、IntelがIntel 14Aの性能を顧客のコミットメント、競争力のある量産シリコン、そして再現性のある大量生産へと転換できるかどうかだ。この三つの成果が、TSMCに代わる信頼できる選択肢を確立することになる。
それまでは、「5%以内」はIntelの競争目標として理解するのが最適だ。同等性が実現すればIntelはファウンドリー競争に復帰できるため、この主張には意味がある。しかし、顧客が購入するのは製造の成果であるため、それだけでは不完全でもある。
次の証明は、別の割合によってもたらされるものではない。顧客が14A製品を公表し、動作するシリコンを示し、量産を確約したときに訪れる。
