ラック電力が限界に近づく中、IntelのAI向け電力供給はチップ内部へ
Intel Foundryは、最新のAIアクセラレータ・パッケージが数キロアンペア級に達する中、多層的な電力供給戦略を提示した。同社は、従来の配線、コンデンサ、マザーボード上のレギュレータでは、段階的な改良だけでより高いコンピューティング密度を支えることはできなくなったと主張している。
新たな電力供給ホワイトペーパーは、通常は個別に注目される複数の技術を結び付けている。PowerViaの裏面電力供給、埋め込みコンデンサ、高度なチップレット・ブリッジ、統合型電圧レギュレータが含まれる。
この組み合わせが重要なのは、電力問題がデータセンターの配電から個々のトランジスタにまで及んでいるためだ。NVIDIA、Google、Microsoftは、施設レベルでの800ボルト直流配電を推進している。Intelは最終段階、すなわち許容できない損失や電圧変動なしに、数千アンペアを高密度に配置されたロジックへ届けなければならない部分に焦点を当てている。
対立軸はもはや単なる性能と電力消費の間にあるわけではない。チップ設計者は、どこで電圧変換を行うか、どのように各ダイへ電力を届けるか、蓄えられた電荷を突発的なワークロードにどう応答させるかを決めなければならない。
Intelは、単一のアーキテクチャがあらゆるケースを解決するとは主張していない。同社の立場はより重要だ。AIデータセンターの電力供給はスタック全体にまたがる設計課題となり、各層が次の層に影響を及ぼすようになった。
IntelのAI向け電力供給はスタック全体の課題に
Intelの中心的な主張は、電力供給がアクセラレータの実用的な性能を直接制約する要因になったということだ。
AIアクセラレータは低いコア電圧で動作する一方、大きな電力を消費する。電力は電圧と電流の積に等しいため、同じ電力を供給するには、電圧が低いほど電流を大きくする必要がある。
Intelによると、現在のアクセラレータ・パッケージはすでに複数キロアンペアを必要としている。この電流は、コンピュートダイ、高帯域幅メモリ、インターコネクト、冷却部品、パッケージ接続部が占める限られた領域を通過しなければならない。
急速なワークロード変化では、この課題はさらに難しくなる。アクセラレータの広い領域が、わずか数クロックサイクルのうちに低い活動状態から高負荷の演算へ切り替わることがある。この遷移は電流トランジェントを生み、負荷がほぼ即座に大幅に多くの電流を要求することを意味する。
電力供給ネットワークは、抵抗と遅延なしには応答できない。結果として生じる電圧降下により、活動が増加するまさにその時点でトランジスタに供給できる電圧が低下する。設計者は信頼性確保のために追加電圧を用意するガードバンドで補償するが、これは追加のエネルギーを消費する。
Intelは、1キロワットと5キロワットのプロセッサを比較するモデルでこの圧力を示している。1キロワットの例では、システムはマザーボード・レギュレータ入力で1,252ワットを必要とする。
5キロワットの例では、必要な入力電力は8,301ワットに上昇する。Intelは、この差の拡大をレギュレータ損失、抵抗損失、電圧降下に備えて確保される電力に起因するとしている。
これらの数値は、公開済み商用アクセラレータから得られた測定値ではなく、Intelによるモデル分析を示すものだ。ただし、電流の増加に伴って効率が悪化し得る理由は示している。抵抗に起因する損失は電流の二乗に比例して増加するため、電流のスケーリングには不釣り合いに大きなペナルティが伴う。
パッケージの複雑さも別の制約となる。最新のアクセラレータは、コンピュートタイル、入出力ダイ、高帯域幅メモリ、シリコンブリッジを組み合わせる場合がある。各コンポーネントは異なる電圧要件とトランジェント挙動を持ち得る。
電力は、基板、バンプ、ブリッジ、シリコン貫通ビアを介してこれらのコンポーネントへ到達しなければならない。シリコン貫通ビア、すなわちTSVは、シリコンを貫通する垂直方向の電気接続である。
従来の表面側設計では、信号線と電源レールも配線スペースを奪い合う。配線層を追加すれば混雑を緩和できるが、電源と動作中の回路との経路を長くする可能性がある。
経路が長くなれば抵抗が増す。また、電気がトランジスタに届く前に失われる電圧も増加する。
問題はパッケージにとどまらない。Intelの推定では、従来のラックは一般に約10〜20キロワットを支え、主に空冷に依存していた。最新のAIラックはすでに100キロワットを超え、多くの場合は液冷を必要とする。
業界のロードマップは現在、この10年の後半にはラック消費電力が1メガワットに近づくことを示している。その水準のラックは、従来型のケーブル、レギュレータ、冷却装置を単に増やすだけでは対応できない。
ラック電力の増加は、こうした支援システムに使えるスペースを減らす。また、無駄になった1ワットごとに除去すべき熱が発生するため、小さな効率損失のコストも高くなる。
結果として、依存関係の連鎖が生じる。施設電圧はラック配電に影響し、ラック配電はボード設計に影響する。ボード電圧はレギュレータの配置に影響し、レギュレータ配置はパッケージ配線と冷却に影響する。
したがって、IntelのAI向け電力供給を単一コンポーネントの機能として評価することはできない。その価値は、これらの層が一つの協調ネットワークとして機能するかどうかに左右される。
PowerViaは電源配線を信号トラフィックから分離する
PowerViaは、主要な電源配線をシリコンの背面へ移すことで、トランジスタ層への物理的な経路を変える。
従来のチップは、トランジスタ上部の金属層を通じて信号と電力の両方を運んでいる。設計の高密度化に伴い、この二つのネットワークはますます限られる配線スペースを競合する。
Intelの裏面電力供給アーキテクチャであるPowerViaは、電力に専用の経路を与える。粗い電源配線と接続をダイ背面に配置し、表面側の層を信号用に確保する。
このアーキテクチャは、配線の混雑を解消するだけではない。外部電源接続と動作中の回路の間にある抵抗性の経路を短縮する。これにより、電流が抵抗を通過する際に失われる電圧であるIRドロップを低減できる可能性がある。
Intelは、Intel 18A製造プロセスとともにPowerViaを導入した。同社によると、この技術は信号配線、標準セル利用率、要求の厳しい負荷下での電圧安定性を改善する。
Intel 18Aの概要資料は、PowerViaがセル利用率を最大10％向上させ得るとしている。また、一定電力において最大4％の性能向上を実現できるとも主張している。
これらの数値は設計と構成に依存する。Intel 18Aで製造されたすべてのプロセッサで自動的に改善されると解釈すべきではない。
裏面電力供給は、熱、テスト、製造に関する要件も変える。ダイ背面はもはや単なる構造面でも、冷却システムへ至る単純な経路でもない。
電源接続は、放熱や高度なパッケージング構造と共存しなければならない。また、電力が下側から入る場合、回路の検査やデバッグには異なる手法が必要となる。
Intelは、PowerViaを生産ロードマップに組み込む前に、テストチップを通じてこれらの問題の一部に対処した。ただし、商用設計ではより大規模なシステムと多様なワークロードが導入されるため、顧客製品こそがより重要な実証ポイントとなる。
次のIntelの反復では、重要性がさらに高まる。Intel 18A-Pは、表面側と裏面側の接点を接続するデュアルコンタクト・アーキテクチャであるPower Boostを追加する。Intelは、この手法で同一容量において周波数が10％超向上すると報告している。
Intel 14Aでは、同社の裏面技術の第2世代であるPowerDirectの導入が計画されている。Intelによると、PowerDirectはさらなる面積および電力供給の改善を目指す。
こうした開発は、Intelをより広範な製造競争の中に位置付ける。TSMCとSamsungも裏面電力技術を開発しているが、実装と量産スケジュールは異なる。
重要な競争は、どのファウンドリが最初に裏面配線を導入するかだけではない。顧客は歩留まり、設計の複雑さ、熱挙動、利用可能なツール、完成製品における利点を比較することになる。
これは電子設計自動化ベンダーにも圧力を生む。そのソフトウェアは、裏面接続、配置制約、クロック配線、熱相互作用、新しい電力ネットワークの挙動を理解しなければならない。
設計計画も変わる。電力供給は、論理および物理設計上の判断の大半が完了するまで待つことはできない。アーキテクトは、チップレット、メモリ、冷却、信号インターフェースと並行して電力経路を検討する必要がある。
AIアクセラレータ企業にとって、その魅力は明確だ。表面側のリソースを解放すれば、より大きな信号帯域幅を支えつつ、大電流が通る経路を短縮できる。
ただし、PowerViaが対処するのは電気を運ぶ定常的な経路にすぎない。アクセラレータの動作が急変した際に必要となる、局所的に蓄えられた電荷は供給しない。
この要件により、コンデンサがIntelの戦略の中心に据えられる。
埋め込みコンデンサがパッケージ・アーキテクチャの一部に
Intelは、単一の蓄電層ではあらゆるトランジェント時間スケールをカバーできないため、ダイとパッケージ全体にコンデンサを分散配置している。
デカップリングコンデンサは、回路近傍に少量の電荷を蓄える。より広範な電力ネットワークが応答できる速度よりも需要が速く増加したとき、その電荷を放出する。
従来のシステムでは、コンデンサはマザーボードとパッケージ上に配置される。最新のアクセラレータ・パッケージでは、コンピュートダイとメモリが上面の大部分を占めるため、これらの部品に使える空間は減っている。
下面も混雑している。ボールグリッド接続は、パッケージとボードの間で電流と入出力信号を運ばなければならない。
高速なトランジェントでは距離が重要になる。負荷から遠い位置にあるコンデンサは、より長く、抵抗とインダクタンスが大きい経路を通じてエネルギーを供給しなければならない。
Intelの最初の対応は、ダイ上の金属-絶縁体-金属コンデンサであるOmni MIMだ。旧来の平面設計とは異なり、Omni MIMはトレンチを通じてコンデンサ構造を垂直方向に拡張する。
この3次元構造は、同量の水平シリコン面積を消費せずに静電容量密度を高める。動作中の回路の近傍に配置することで、高周波の電力変動への応答を支援する。
ただし、ダイ上の静電容量には限界がある。そこに蓄えられた電荷は最終的に、別のレベルにあるより大きなコンデンサから補充されなければならない。
このためIntelは、パッケージのビルドアップ層内部に複数層のMIMコンデンサを配置するeMIM-Tを開発している。このアプローチでは、動作中のダイ面積を占有せずに、負荷近傍へ追加の静電容量を配置できる。
埋め込みディープトレンチコンデンサと呼ばれる別の技術は、パッケージコア内に配置される。Intelはこれを、低周波および中周波のデカップリングを担う補完的な段階として説明している。
これらの層は応答の階層を形成する。ダイ上コンデンサは最も速い変化に対処する。パッケージ・コンデンサはより多くの蓄積エネルギーを供給し、ボードおよびラックのシステムはより長いイベントを支える。
Intelは、新たなコンデンサ材料についても別途進展を報告している。同社の研究者は、選定した材料で1平方マイクロメートル当たり98フェムトファラドに達する固有静電容量密度を実証した。
同社はこの数値を、当時の技術で使用されていた材料の1平方マイクロメートル当たり37フェムトファラドと比較した。また、高温試験において40万秒超にわたり安定した挙動を示したと報告している。
これらの実験が直ちに製造採用を保証するわけではない。成膜均一性、多層統合、漏れ電流、信頼性、生産コストが、その材料が顧客製品に採用されるかどうかを依然として左右する。
チップレットブリッジは、別の電力問題も生み出す。IntelのEmbedded Multi-die Interconnect Bridge（EMIB）は、小型のシリコンブリッジを介して隣接するダイを接続する。
従来の実装では、電力はそのブリッジを迂回して配線される。電流密度が上昇すると、この迂回によって抵抗が増え、エッジ接続部に電流が集中する可能性がある。
Intelの新しいEMIB-T設計は、ブリッジを貫通するTSVを追加し、電力により直接的な垂直経路を与える。また、高速入出力レール上のノイズを抑えるため、ローカルMIMコンデンサも統合している。
Intelによると、EMIB-Tは従来アーキテクチャと比べて帯域幅を2倍にし、電力ノイズを50％削減できるという。これらの主張はIntel支援の技術研究に基づくものであり、実運用システムでの検証が必要だ。
この対象は、特にHBM4以降のメモリインターフェースにとって重要である。広帯域メモリは幅広いデータリンクと厳しい電圧許容差を組み合わせるため、電源ノイズの影響を受けやすい。
ここでは、電力供給とデータ移動を切り離せない。メモリ帯域幅を増やすと電流需要が高まり、電力ネットワークに必要な配線空間を消費する可能性がある。
したがって、改良されたブリッジは信号と電流を同時に供給しなければならない。データ経路だけを最適化すると、インターフェースが想定性能に到達することを妨げる電力制約を生むおそれがある。
埋め込みコンデンサにもトレードオフがある。製造工程が増え、パッケージ容量を占有する。故障すれば、高価値な複数のダイを含む高額なアセンブリ全体に影響が及び得る。
設計者は、電気的挙動、機械的ストレス、熱、テストカバレッジの相互作用をモデル化しなければならない。単体で良好に機能するコンデンサでも、パッケージ組み立てと長期の動作サイクルに耐える必要がある。
Intelのポートフォリオ戦略は、こうした制約を認識したものだ。同社は1つの技術を万能な答えと見なすのではなく、複数のコンデンサ配置を提供している。
残る疑問は、そもそもパッケージを流れる電流をどう減らすかだ。Intelの答えは、電圧変換をコンピュート負荷のはるか近くへ移すことである。
Intel IVR Technology Moves Conversion Toward the Load
統合電圧レギュレーションは、困難なパッケージ統合と引き換えに、より短い電力経路と高速な応答を実現する。
従来のマザーボード電圧レギュレータは、しばしば約12ボルトの配電電圧を、プロセッサが必要とするはるかに低い電圧へ変換する。その電流はその後、基板とパッケージを横断して流れる。
アクセラレータの電流が数キロアンペア規模に達すると、このモデルは非効率になる。長い低電圧経路では抵抗損失が生じ、そのインダクタンスは急激な需要への応答を遅らせる。
統合電圧レギュレータ（IVR）は、変換回路をプロセッサ上、パッケージ内、または負荷の直下に配置する。より高い電圧で電力を伝送し、その後にローカルで変換する。
電圧を高くすれば、同じ電力をより低い電流で伝送できる。その後のローカル変換により、トランジスタが必要とする低電圧を使用地点の近傍で生成する。
Intelは10年以上にわたりIVRに取り組んできた。同社の当初の完全統合型電圧レギュレータは、スイッチ、制御ロジック、出力コンデンサをプロセッサダイ上に統合していた。
この設計では、エネルギー貯蔵用にパッケージ内の空芯インダクタを使用した。電流密度が高まるにつれ、これらのインダクタにはより小さなフットプリントが必要となり、品質と変換効率を低下させる可能性があった。
Intelはその後、第4世代Xeon Scalableプロセッサで初めて導入した小型磁気インダクタ、CoaxMILを発表した。後続のXeonファミリーでは、より新しいバージョンが使われている。
同社によれば、この磁気設計は電流密度と変換効率を向上させる。結合構成は、より少ないパッケージ面積で過渡応答も改善できる。
より野心的な選択肢では、ローカルコンバータからインダクタを取り除く。Intelはこの設計を、continuous capacitive voltage regulatorの略称であるC2VRと呼ぶ。
C2VRは高密度MIMコンデンサを用い、最大2.4ボルトの入力を一般的なプロセッサコア電圧へ変換する。Intelによると、この設計は90％を超える効率と、平方ミリメートル当たり10アンペアの供給能力を達成できる。
C2VRの根拠となる研究では、ピーク効率92％、平方ミリメートル当たり12.7ワットが報告された。他のコンバータ結果と同様に、実際の性能はワークロード、電圧比、熱条件、実装の影響を受ける。
容量性レギュレータは、大型の磁気エネルギー貯蔵部品に依存しないため、出力電流を高速に変化させられる。この特性は、急激な電流変化時の電圧降下を抑えるのに役立つ。
Intelによると、C2VRは数キロアンペアの負荷まで拡張できる。ダイ側、パッケージ下面、パッケージ層内、あるいはベースダイ内部に配置できる。
最も単純な手法では、IVRをパッケージのランド側に配置する。この位置はマザーボードレギュレータと比べて経路を短縮し、オンダイ統合に伴う一部の困難を回避する。
ただし、これは別の競合を生む。レギュレータとその冷却要件は、本来パッケージ接続を配置できる下面の面積を消費する。
利用可能な接続数が減ると、コンバータ入力経路の抵抗が増える可能性がある。その損失は、変換を負荷近傍に配置して得られる利点の一部を相殺し得る。
Intelのより統合度の高い概念では、C2VRをコンピュートダイの真下に配置する。電力はバックサイドTSVから入り、レギュレータに到達した後、垂直方向にプロセッサへ流れる。
Intelによると、この容量性レギュレータは機能を維持したまま100マイクロメートル未満まで薄型化できる。そのプロファイルにより、パッケージ層内や積層ベースダイへの埋め込みに適している。
これはIntelのAI向け電力供給戦略を最も明確に表している。バックサイド配線がシリコンを通じて電力を導き、埋め込みコンデンサがそれを安定化させ、ローカルレギュレータが負荷近傍で変換する。
この仕組みは、より短い電気経路と優れた過渡応答を約束する。一方で、すでに高温となるプロセッサの下に、集中した熱と密接に結び付いた製造上の課題を生む。
レギュレータの故障は、交換可能なマザーボード部品ではなく、パッケージ全体に影響を及ぼし得る。そのため、テスト、修理、熱管理、歩留まりは経済性を左右する重要な要素となる。
IntelはC2VRをスケーラブルなアーキテクチャとして提示しているが、この論文では、完全な数キロアンペア規模で採用する商用AIアクセラレータは特定されていない。この違いは、実用化の準備度を評価する際に重要である。
The Industry Is Redesigning Both Ends of the Power Chain
Intelのパッケージレベルの取り組みは、施設側の高電圧化を補完するものだが、この2つの移行は互換性のあるインターフェースで接続されなければならない。
Google、Microsoft、NVIDIAはOpen Compute Projectを通じ、800ボルト直流配電に関する共通要件の確立に取り組んでいる。この取り組みは、施設設備と高密度コンピュートラックの間での電力伝送を対象とする。
電圧を高くすると、一定量の電力を供給するために必要な電流を減らせる。これにより、導体サイズ、銅使用量、配電損失、ケーブル敷設の物理的負担を削減できる。
OCP frameworkは、2つの導入経路を示している。既存施設では、サイドパワーラックを使用して、480ボルト交流をコンピュートラック近傍で直流に変換できる。
将来の施設では、中電圧交流を直接800ボルト直流へ変換できる。この設計は中間変換段をなくし、バッテリーやDCマイクログリッドをより直接的に統合できる可能性がある。
同組織によると、80社を超えるパートナーが互換性のあるインフラを開発している。参加企業には、コンバータ、バスバー、コネクタ、保護システム、ラックレベル機器のサプライヤーが含まれる。
この取り組みは、ラック内での低電圧変換をなくすものではない。アクセラレータコアは依然として800ボルトを大きく下回る電圧で動作するため、施設配電とトランジスタの間には複数の変換段が残る。
Intelは主に、このチェーンの最終部分に焦点を当てている。PowerVia、パッケージコンデンサ、EMIB-T、IVRは、パッケージ入力とアクティブロジックの間の距離に対処する。
したがって、NVIDIAの施設アーキテクチャとIntelのパッケージ戦略は直接的な代替案ではない。同じエンドツーエンド課題の異なる部分を解決している。
競争上の緊張は、誰がインターフェースを支配するかという点に現れる。アクセラレータベンダーはラックアーキテクチャを規定できる一方、ファウンドリとパッケージングプロバイダーはパッケージ内部の選択肢を定義する。
Texas Instruments、Infineon、STMicroelectronicsなどのパワー半導体サプライヤーは、これらの層の間にある変換段を担う。機器企業は、ブレーカー、整流器、バスウェイ、冷却システムを提供する。
Texas Instruments analysisは、48ボルト配電を使う1メガワットラックでは、配電損失を抑えるために約450ポンドの銅が必要になると見積もっている。
TIはまた、現行プロセッサでは1,000アンペア超が必要になる可能性があるとしている。同社はNVIDIAとともに、800ボルト配電と次世代マルチフェーズプロセッサ電源に取り組んでいる。
コンサルティング企業の推計は、業界が今動いている理由を示している。data center assessmentは、新興のAIラック要件を200〜600キロワットと位置付けている。
同じ分析では、今後10年の後半には一部のラック要件が1メガワットに近づくと見込む。従来の低電圧システムは、この密度と継続的な需要の組み合わせを想定して設計されていなかった。
標準は依然として重要な制約である。高電圧直流には、DCの挙動に適した保護装置、故障分離、コネクタ、監視、運用手順が必要となる。
交流とは異なり、直流は毎サイクルでゼロを通過しない。そのため、DC故障を遮断するには、持続する電気アークを止めるための特殊な機器が必要になる可能性がある。
OCP参加者は、電気自動車や産業システムの慣行を取り入れている。しかし、データセンターには異なる可用性要件、サービスモデル、物理構成がある。
導入形態も施設ごとに異なる。新設のAIキャンパスはDC配電を前提に設計できるが、既存サイトには大規模な変更に必要な電力容量や列スペースがない場合がある。
この多様性は、Intelが単一の電力アーキテクチャを規定しない姿勢を支えている。異なるアクセラレータと施設は、電圧レベル、レギュレータ、コンデンサ、冷却方式を異なる形で組み合わせることになる。
リスクは断片化だ。カスタムインターフェースはサプライヤーの対応を遅らせ、認証を複雑化し、機器が複数顧客に対応することを妨げる可能性がある。
機会は協調にある。共通のラックインターフェースは部品メーカーに安定した目標を与え、ファウンドリ技術は各チップへの最終電力経路を最適化できる。
What Must Be Proven Next
決定的な証拠は、個別の効率主張やプロセス実証ではなく、完全なシステムから得られる。
最初の指標は、Intelのパッケージレベルのポートフォリオが商用利用されることだ。顧客は、持続的なAIワークロードの下で、バックサイド電力供給、高度なコンデンサ、チップレットブリッジ、負荷近傍のレギュレーションを組み合わせた製品を開示する必要がある。
PowerViaはすでにIntel 18Aを通じて量産段階に入っているが、プロセスの利用可能性だけよりも、顧客導入とシステム挙動が重要だ。歩留まり、周波数、電圧安定性、熱性能は、生産規模全体で維持されなければならない。
2つ目の指標は、レギュレータ統合である。Intelは、90％を超える効率や高い電流密度を含む、説得力のあるC2VR測定結果を公表している。
より難しい試験は、アクセラレータ規模のパッケージである。エンジニアには、数キロアンペア動作、ワークロードの過渡変動、熱、経年変化、製造ばらつき、バックサイド電力供給との相互作用を網羅する証拠が必要となる。
障害時の挙動にも注意が必要です。高度に統合されたレギュレータは、局所的な障害がパッケージ全体の損失につながることなく、高価なコンピュートダイやメモリダイを保護しなければなりません。
3つ目のシグナルは、800ボルトの相互運用性に関する進展です。OCPの仕様には、複数ベンダーによる互換製品と、デモ環境を超えて安全に稼働する導入事例が必要です。
こうした導入により、変換損失や銅使用量の削減という期待が、実際に施設経済性の改善へ結び付くかが明らかになるはずです。また、保守やトレーニングに必要な要件も浮き彫りになるでしょう。
Intel自身の論文にも重要な注意書きがあります。同社は万能な解決策は存在しないとし、ランドサイドIVRには電気的、熱的、機械的な制約があると指摘しています。
この文書では、ロードマップと性能予測には依然として不確実性があるとも述べられています。報告されているメリットの大半は、ワークロード、構成、実装によって異なります。
この慎重な姿勢は妥当です。より多くの電力機能をシリコンや先進パッケージに組み込めば、電気的な挙動を改善できる一方で、統合コストが増加し、リスクが集中する可能性があります。
アーキテクチャチームは、系統連系からトランジスタに至る経路全体を評価する必要があります。ある変換段階を最適化しても、熱、抵抗、複雑さを別の場所へ移すだけになる場合があります。
また、ワークロードの挙動も考慮しなければなりません。トレーニング、推論、ネットワーキング、メモリ集約型タスクでは、平均消費電力が似ていても異なる電流パターンが生じます。
開発者やエンタープライズの購入者にとって、その影響は間接的に現れます。より優れた電力供給により、アクセラレータの持続的な利用率が向上し、有用な計算単位ごとに必要となるインフラを削減できる可能性があります。
これはハードウェアの入手可能性にも影響し得ます。特殊な施設、独自インターフェース、または扱いの難しい冷却を必要とするシステムは、ベンチマーク結果が示すほど多くの顧客に届かないかもしれません。
したがって、AIインフラを比較するチームは、ピークスループットだけでなく持続性能についても問うべきです。ラック要件、冷却、電圧アーキテクチャ、導入上の制約を検証する必要があります。
技術組織は、こうした評価を検索可能なエンジニアリングナレッジベースに蓄積できます。電力仕様は現在、プロセッサ文書、ラック設計、施設計画、標準化作業にまたがっています。
より大きな変化はすでに明らかです。AIの性能は、もはやトランジスタ、メモリ帯域幅、インターコネクト速度だけに依存しません。
電力供給は、そのシリコンのどれだけを同時に信頼性高く動作させられるかを決定します。Intelの提案は、電力配線、蓄積電荷、電圧変換を、それらが支える計算処理のより近くへ移すものです。
今後1〜3か月で、3つの点が明確になるはずです。すなわち、実名の顧客による採用、パッケージ化されたC2VRの検証、相互運用可能な800ボルトハードウェアです。これら3つすべてで進展があれば、Intelのスタック全体にわたる主張はより強固になるでしょう。
いずれかの層で証拠が欠ければ、中心的なリスクが露呈します。チェーン全体が連携して機能しなければ、効率的なコンポーネントが効率的なAIデータセンターを実現するわけではありません。
IntelのAI向け電力供給がパッケージのより深部へ移行する中、購入者は実務的な1つの問いを投げかけるべきです。完全なシステムは、損失を別の場所へ移すことなく、掲げられた計算性能を持続できるのか。
