Intel Panther Lakeの分解解析、18Aの実在を示すも密度ではまだ首位に届かず
Intelは初の商用バックサイド給電プロセッサを出荷したが、Intel Panther Lakeの分解解析は、プロセス技術の首位への単純な復帰を示すものではない。
9月26日にSemiAnalysisが公開したこの分析は、Intel 18Aのトランジスタ、配線、フロアプラン、Foveros-Sパッケージングを調査している。その中心的な結論は、期待と懐疑の双方を整理するものだ。Intelは難度の高い2つの製造技術を実用的なコンシューマー向けシリコンに落とし込んだが、18Aが先端ノードのあらゆる密度指標で首位というわけではない。
この違いは重要だ。Panther Lakeは通常のノートPC向けプロセッサ以上の意味を持つ。Intelがゲート・オール・アラウンド・トランジスタとバックサイド電力供給を商用規模で製造できることの証拠であると同時に、長年の遅延で傷ついたロードマップを回復できるかを試すものでもある。
分解解析では、製品の内部に確かな技術的進歩が確認された。しかしPanther Lakeは依然としてIntelとTSMCの製造技術を組み合わせており、Intelが最先端コンポーネントのすべてを単独で供給できることを証明したわけではない。
TSMCは、Intelが乗り越えるべき比較対象であり続ける。Panther LakeのハイエンドGPUタイルにはTSMC N3Eが採用され、I/Oタイルには旧世代のTSMC N6プロセスが使われている。そのパッケージは、Intelの製造復活と外部ファウンドリへの継続的な依存の両方を示している。
Intel Panther Lakeの分解解析で実際に判明したこと
分解解析は、Intel 18Aが商用プロセッサに搭載されて出荷されていることを確認すると同時に、その節目が何を証明するのかについて明確な限界も示している。
Intel Core Ultra Series 3として販売されるPanther Lakeは、複数の専用部品から構成されるディスアグリゲーテッド設計を採用する。コンピュートタイル、GPUタイル、I/Oタイルは、パッシブなシリコンベース上に配置される。IntelはこのパッケージングシステムをFoveros-Sと呼んでいる。
両方のコンピュートタイルのバリエーションにIntel 18Aが使われている。小型の4コアXe3グラフィックスタイルにはIntel 3が、大型の12コアグラフィックスタイルにはTSMC N3Eが採用されている。提供されるI/OタイルはいずれもTSMC N6を使用する。
この分担によりIntelは、最も大きな恩恵を受ける機能に最新プロセスを集中できる。CPUコア、キャッシュ、ニューラル処理ユニット、そして従来はシステム・オン・チップが担っていた複数の機能が、18Aコンピュートタイルに集約されている。
この構成はIntelの製造リスクも抑える。アナログインターフェースや、最先端トランジスタのスケーリングによる価値が比較的小さい機能は、成熟プロセスが担う。
SemiAnalysisは、PTL-Uコンピュートタイル、両方のグラフィックスタイル、小型I/Oタイルを調査した。同社のPanther Lake teardownでは、断面イメージングと材料分析を用いて、チップ表面下に隠れた構造を検証している。
得られた証拠は、いくつかの結論を裏付けている。
第一に、18Aは4枚のシートを用いたRibbonFETトランジスタを採用する。RibbonFETは、ゲートが積層シリコンチャネルを取り囲むことで、より厳密な電気的制御を実現するゲート・オール・アラウンド・トランジスタのIntelによる名称だ。
第二に、PowerViaは主要な電力供給ネットワークをトランジスタ層の背面へ移す。測定された6層のバックサイド金属層は、ナノスケールの垂直接続を通じてローカルデバイスコンタクトに電力を供給する。
第三に、Intelが出荷している高性能ライブラリは36ナノメートルのM0ピッチを採用する。M0はトランジスタ上にある最初のローカル金属層である。Intelのプロセス設計キットは、より狭い32ナノメートルの選択肢にも対応している。
第四に、SemiAnalysisが測定した代表的な18Aロジックの密度は、Panther Lakeの大型GPUに搭載されたTSMC N3Eロジックと同程度だった。また、分析モデル上ではIntel 3 GPUの例より18.6％高密度だった。
これらの結果は、Intel 18Aをあらゆる用途での密度首位に位置付けるものではない。SemiAnalysisは、そのピーク密度がTSMC N3P、TSMC N2、Samsung SF2を下回ると結論付けている。
この比較にも限界はある。代表セルの密度は、ダイ全体のトランジスタ密度と同義ではない。実際の設計にはロジック、メモリ、アナログ回路、未使用の配線スペース、専用ブロックが混在する。
それでも、この分解解析は議論の前提を変える。Intel 18Aはもはや、単なるロードマップ上の約束、テストビークル、あるいは学会発表ではない。切り開き、測定し、比較できる量産技術となった。
PowerViaは見出しを変える前に配線を変える
18Aで最も重要な仕組みは、ノードに付いた小さな数字ではない。電力配線と信号配線の分離である。
従来のプロセッサでは、電力と信号の両方をトランジスタ上部の金属層を通して配線する。電源レールはデバイス近傍の貴重な空間を占有し、広い上層からの電流は垂直接続を介して下方へ運ばれる。
PowerViaは、主な電力ネットワークをウェハの背面へ移す。続いてナノスケールのシリコン貫通ビアが、このネットワークを各トランジスタ近傍のソースおよびドレインコンタクトに接続する。
Intel Panther Lakeの分解解析では、M0からM14までのフロントサイド信号層と、BM0からBM5までの別個のバックサイド電力スタックが特定された。トランジスタに最も近い層はM0とBM0である。
この物理的な分離には実用的な利点がある。信号線は、同じローカル配線トラック上で主要な電源レールと競合しなくなる。
その結果Intelは、比較的しっかりとしたローカル配線を維持しながら、コンパクトな5トラックのロジックセル構造を利用できる。SemiAnalysisは、18Aの性能コア用ロジックにおいて、N3Eグラフィックスベクターエンジンよりも大幅に大きいM0断面積を測定した。
一般に、より幅広い導体は抵抗と電流密度を下げる。ただし、より高く幅広い配線は容量も増加させる。最終的な回路特性は、これらの効果のバランスに左右される。
Intelは、PowerViaにより最悪条件での動的電圧降下を最大10分の1に低減できるとしている。電圧降下とは、回路の電流需要が急激に変化した際に発生する一時的な電源電圧の低下だ。同社はまた、配線済み設計においてブロックレベルで最大11％の面積縮小が可能だと主張している。
これらの数値はIntel自身の18A process dataに基づくものであり、Panther Lake全般の結果として扱うべきではない。設計、ワークロード、ライブラリ、物理レイアウトの違いにより、結果は異なり得る。
分解解析は、実装についてより具体的な証拠を示している。ナノTSVを介してデバイスへ給電するバックサイド銅ネットワークを確認し、Intelがフロント側でモリブデンライニングのタングステン接続と銅のローカル配線を使用していることも示している。
PowerViaにはコストも伴う。Intelはウェハの両面を処理し、追加の製造工程を通じて位置合わせを維持しなければならない。バックサイドスタックは、容量、熱抵抗、統合の複雑さも増加させる。
高密度ロジック下のシリコンの一部を誘電体材料に置き換えているため、熱挙動には注意が必要だ。この絶縁はリボン下での不要な導通を抑える一方、シリコンを通じる直接的な放熱経路を弱める。
熱はコンタクト、配線、パッケージを経由して、より効率的に移動しなければならない。そのため、持続的なワークロード下での冷却性能は重要なシステムレベルの検証項目となる。
RibbonFETも、もう一段の技術的トレードオフをもたらす。Intelの設計は4枚の積層ナノシートを用いる一方、SemiAnalysisが調査したSamsung SF2の例は、より幅広い3枚のシートを採用している。
シート数が多いほど利用可能なチャネル幅は増えるが、製造は難しくなる。より狭いシートはゲート制御を改善する一方、閉じ込め効果や散乱がキャリア移動に影響を与える可能性がある。
こうした妥協が、Intel 18Aを密度だけで評価できない理由を説明している。電力供給、抵抗、リーク、電圧挙動、製造可能性、熱のすべてが、実用的な性能に寄与する。
この技術が重要なのは、Intelが初のゲート・オール・アラウンド・トランジスタと、初の商用バックサイド電力ネットワークを組み合わせたためだ。ファウンドリは通常、大きなプロセス変更を別々に導入することを好む。
Intelは2つのリスクを同時に受け入れた。Panther Lakeはこの複合構造を出荷できることを示したが、長期的な歩留まりとコストは分解解析の直接的な対象外である。
Panther LakeとLunar Lakeの比較が示す、段階的なコア進化と積極的な統合
Panther Lakeにおける最大の面積削減は、CPUコアの劇的な再発明ではなく、統合とブロックの再設計によるものだ。
Lunar Lakeは最も明確なアーキテクチャ上の比較対象となる。両プラットフォームは低消費電力構成で4つのパフォーマンスコアと4つの低消費電力効率コアを組み合わせ、グラフィックス、メディア、ディスプレイ、ニューラル処理をCPU複合体の近くに配置する。
Panther LakeとLunar Lakeの比較では、パフォーマンスコアのフットプリントがほぼ変わらないことが示されている。一方で、Panther LakeのCougar CoveコアはプライベートL2キャッシュを2.5 MiBから3 MiBへ増量している。
つまりIntelは、おおむね同じコア面積に20％多いL2容量を収めた。より大きなプライベートキャッシュは、処理中のデータを実行ユニットに近い場所に保持し、共有キャッシュやメインメモリへのアクセスを減らせる。
共有のパフォーマンスコアL3キャッシュは14.8％小さくなった。この変更は、Panther Lakeがあらゆる層を単純に拡大するのではなく、メモリ資源を再配分しているという見方を強めている。
Darkmont低消費電力効率クラスタは、Lunar LakeのSkymontクラスタより5％小さい。この削減の大部分は、再編されたL2領域とその周辺構造によるものだ。
これらは意味のある改善だが、CPUの全面的な再設計ではない。SemiAnalysisはコア変更を段階的なものと位置付けており、18Aを巡る注目への有用な対比となる。
より大きな構造上の変更は統合にある。Meteor LakeとArrow Lakeでは、複数のプラットフォーム機能のために別個のシステム・オン・チップタイルを使用していた。Panther Lakeでは、このアクティブタイルが廃止された。
ニューラルプロセッサ、低消費電力コア、メモリコントローラ、メディアエンジン、ディスプレイエンジン、物理インターフェースは、現在では18Aコンピュートタイルを共有する。CPUのメモリ要求は、メモリコントローラに到達する前にダイ間リンクを横断する必要がなくなった。
この横断を取り除くことで、レイテンシーとインターフェース消費電力を低減できる可能性がある。また、パッケージからアクティブシリコンを1つ削減することにもなる。
その代償として、アナログ回路とインターフェース回路が高価な18A領域を占有する。このようなブロックは、外部電圧と信号品質の要件が形状を制約するため、高密度デジタルロジックのようには縮小しない。
Panther Lakeのニューラルプロセッサは、測定上もっとも劇的な縮小を示している。SemiAnalysisによると、NPU 5の面積はLunar LakeのNPU 4より36.9％小さい。
Intelは、ニューラル計算エンジンを6基から3基に減らしながら、INT8の積和演算総数を維持した。各新エンジンはより大きい演算アレイを備えるが、スクラッチパッドとプログラマブルSHAVEプロセッサは半減している。
この統合は、重複した制御構造とストレージ構造を削減する。一方で、中間データをより小さなローカルメモリプールに保持できないワークロードでは、制約となる可能性もある。
NPU 5はネイティブFP8を追加した。FP8はFP16の半分のオペランド幅を使用するため、モデルが低精度を許容する場合、ストレージと転送の負荷を軽減できる。
両世代とも、Copilot+ PC向けのMicrosoftの40 TOPSニューラルプロセッサ基準を満たしている。Panther Lakeは、測定されたNPU面積を大幅に減らしてこのカテゴリーに到達している。
製品ベンチマークは、これらのアーキテクチャ上の選択が、単に魅力的な顕微鏡画像ではなく実用的なシステムを生み出していることを示唆している。独立したPanther Lake reviewでは、優れた電力効率と統合グラフィックス性能が確認された。
このレビューは限界も示した。ある負荷の高いゲームは最高プリセット・1080pで平均24フレーム/秒だった。Windowsのパフォーマンス設定を上げると、この結果は35フレーム/秒に向上した。
この差は重要だ。Panther Lakeのハイエンドグラフィックスは、TSMC製のタイルに依存している。Intelにとって最も目立つコンシューマー向け性能上の成果は、Intel 18Aだけによるものではない。
混合ノード・パッケージは強みであると同時に現実の表明でもある
Foveros-Sにより、すべてのコンポーネントが18A対応を完了する前に競争力ある製品を構築できる。しかし、Panther Lakeが純粋なファウンドリーの勝利となることも妨げる。
Panther Lakeは、コンピュート、グラフィックス、I/Oの機能をタイルへと分割している。これらのアクティブタイルは、アクティブロジックを垂直に積層するのではなく、受動的なシリコンベース上で横並びに配置される。
マイクロバンプが各タイルを、そのベース内の細密な配線へ接続する。シリコン貫通ビアは、信号をベース越しにパッケージ基板とマザーボードへ伝える。
Intelは、Foveros-Sの公称接続ピッチを36マイクロメートルとしている。SemiAnalysisは、Panther Lakeのある断面における隣接バンプの局所的な間隔を約25.24マイクロメートルと測定した。
より細かな局所間隔は、タイル間の高密度な通信を支える。ただし、パッケージ接続ごとに電力を消費し、単一ダイ内部の通信と比べてレイテンシーも生じる。
Intelは、CPUとメモリーコントローラーを同一のコンピュートタイルに配置することで、重要なクロッシングを1つ回避している。分離されたグラフィックスタイルは、メインメモリーへ到達するために依然としてパッケージリンクを跨がなければならない。
より大きなグラフィックスキャッシュは、そのトラフィックを減らせる。しかし、リンクそのものやその電気的コストをなくすことはできない。
このパッケージは、魅力的な製造上の利点をもたらす。小型ダイは、1つの大型ダイよりも偶発的な致命的欠陥を含む可能性が低い。Intelは、コンポーネントを組み合わせる前にテストすることもできる。
タイルの再利用により、設計および認定のコストをより多くの製品に分散できる。異なるGPUおよびI/Oの選択肢により、Intelはすべてのモデル向けに1つの過大な設計を製造することなく、複数のノートPCクラスに対応できる。
最も重要なのは、この構成が最新プロセスをコンピュートタイルに限定する点だ。Intelは、すべてのインターフェースブロックやハイエンドGPUを直ちに18Aへ移植する必要がない。
小型のXe3 GPUにはIntel 3が使われる一方、大型の12コア版にはTSMC N3Eが使われる。I/OタイルはTSMC N6にとどまり、実績ある物理インターフェースを再利用できる。
これは合理的な製品エンジニアリングだ。同時に、競争力あるプロセッサーを構築することと、包括的なファウンドリーのリーダーシップを示すことの違いも明らかにしている。
かつてIntelは、クライアント向けプロセッサーの主要部分のほぼすべてを社内で製造していた。代わりにPanther Lakeは、プロセスの専門化、外部ウェハー、高度なパッケージングに依存している。
18AのコンピュートロジックとN3Eのグラフィックスロジックが、代表的な密度において近い値を示したため、TSMCの存在は特に注目に値する。それでもIntelは、より大型のGPU実装にN3Eを選択した。
設計時期、ライブラリーの準備状況、能力、コスト、リスクなど、いくつかの説明が考えられる。分解調査は、どの要因が支配的だったかを示していないため、これ以上強い主張をすれば証拠の範囲を超える。
パッケージングそのものにも費用がかかる。Intelは受動的なシリコンベース、ダイ間回路、マイクロバンプ組み立て、テスト、そしてボンディング時の潜在的な損失の代金を負担する。
小型タイルはウェハー歩留まりを改善し得るが、完成品には複数の既知良品と、成功する組み立て工程がなお必要だ。関連する経済的指標は、機能するパッケージのコストである。
この緊張関係こそが、Foveros-SをIntelの再建の中心に位置づける。製造システムを立て直す間、同社に柔軟性を与える一方で、生産経済性を外部から評価することを難しくする。
Intelの公式なPanther Lake architecture発表では、Lunar Lake級の効率とArrow Lake級の性能が約束された。また、前世代との比較でCPUおよびグラフィックス性能が50％超向上するとも見込んだ。
これらの主張は、Intelが選んだテストと構成に依存する。出荷システムと独立系ベンチマークの方が、完全なパッケージが購入者の期待を満たすかについて、より優れた証拠を提供する。
分解調査は、面積がどこへ移ったか、ダイがどのように接続されるかを説明できる。パッケージコスト、生産歩留まり、供給量、あるいはあらゆる実ワークロードにおける電力挙動は明らかにできない。
Intel 18Aは製造上の節目であり、復活の完了ではない
Panther LakeはIntelが先端プロセスを実行できることを示す。しかしリーダーシップには、複数世代にわたる再現可能な経済性と競争力ある製品が必要だ。
Intelの製造上の問題は、軽微なスケジュール遅延ではなかった。プロセスノードの遅延はクライアントとサーバーのロードマップを混乱させ、製品投入時期を弱め、競合他社に優位を築く助けとなった。
したがってPanther Lakeには象徴的な価値がある。IntelがMeteor LakeでIntel 4から、より新しいサーバー製品でIntel 3へ移行した後、実際のシリコンとして登場した。
Intelによれば、18AはIntel 3比でチップ密度を30％改善する。現在の資料では、同一電力で最大18％高い性能、または同一性能で38％低い電力も主張している。
これらは中立的な保証ではなく、依然として同社の数値である。Panther Lakeの出荷実装はアナリストに物理的な試料を提供するが、Intelの比較の背後にあるすべての動作条件を明らかにするものではない。
分解調査は、より限定的で擁護しやすい判断を提供する。Intelの代表的な18Aコンピュートロジックは、密度でTSMC N3Eのグラフィックスロジックに匹敵し、測定されたIntel 3の例を上回る。
同時に、18Aはすべての現代的なノードからピーク密度の王座を奪うわけではない。TSMC N3PとN2、そしてSamsung SF2は、この比較で依然として先行している。
Samsungも、Intelより先にゲート・オール・アラウンドの量産に到達した。同社の初期ノードには商用の裏面電力供給が含まれておらず、技術ごとに強みと成熟度のプロファイルが異なる。
TSMCのN2は、もう1つの競争上の基準を加える。競合ノードが広範な量産に達した後も、Intelは18Aとその後継が魅力を保つことを示さなければならない。
Intel Panther Lake Teardownはまた、単純なマーケティング上の物語を複雑にする熱的および容量的コストも特定している。裏面電力供給は配線の自由度を改善するが、追加構造にコストがないわけではない。
歩留まりは依然として最大の未知数だ。技術的に印象的なプロセスであっても、各ウェハーから得られる動作ダイが少なすぎたり、高価な選別を必要としたりすれば、苦戦し得る。
Intelは、外部からPanther Lakeの18A歩留まりを算出できるほどの製品固有情報を開示していない。分解調査では、1つの動作デバイスからその工場データを復元できない。
ファウンドリーの採用も別の試金石となる。IntelはPanther Lakeを社内で設計しており、製品チームと製造チームが密接に連携できる。
外部顧客には、成熟した設計ツール、再利用可能な知的財産、予測可能なルール、信頼できるスケジュールが必要だ。社内プロセッサーでの成功は、より広範なファウンドリーモデルを自動的に証明するものではない。
独立したプロセス分析は、物理的証拠に重みを加える。2026年4月の18A examinationも、RibbonFETのフロントエンド構造と、Intelのインターコネクトスタック全体で使われる材料を特定した。
複数の物理分析により、18Aが主にプレゼンテーション内に存在するという主張は説得力を失う。それでも商業的な疑問は未解決のままだ。
Intelの最も強い主張は、いまや絶対的なリーダーシップではなく実行力だ。ゲート・オール・アラウンドデバイスと裏面電力供給を同時に導入し、それらを量産し、コンシューマー向けコンピューターに搭載した。
より弱い主張は、1つの成功した実装によって、10ナノメートル遅延以前にIntelが保持していた地位が回復するというものだ。プロセスのリーダーシップには、性能、密度、歩留まり、コスト、能力、そして一貫した提供も必要である。
Panther Lakeは最初の信頼性テストを満たしている。しかし、競争全体に決着をつけるものではない。
Intelが結果を繰り返せるかを示す3つのシグナル
次の段階は、製造の一貫性、外部採用、そしてIntelの後継製品が競合ファウンドリーへの依存を減らせるかにかかっている。
第1のシグナルは、多数のノートPC設計にわたるPanther Lakeの継続的な供給だ。幅広い供給は、Intelが十分な数の動作する18Aコンピュートタイルを生産し、有用な量で混合ノード・パッケージを組み立てられることを示唆する。
供給状況は、独立した電力および性能測定と併せて検討すべきだ。製品は首位に立たずとも広く出荷できる一方、高速な製品でも供給やコストによって商業的に制約され得る。
バッテリー駆動時間、持続的なCPU性能、熱特性、グラフィックスの挙動は、短時間のピークベンチマークより重要だ。これらの測定は、トランジスター画像では捉えられないシステム効果を検証する。
Panther Lakeが複数の製品サイクルを通じて広く入手可能で、競争力を保つなら、Intelの製造に関する主張は強くなる。限定的な構成や一貫しない供給は、それを弱めるだろう。
第2のシグナルは、Intel 18Aを外部顧客が利用することだ。Panther Lakeは、Intelのプロセス制約へ直接適応できる社内設計組織の恩恵を受ける。
信頼できるファウンドリービジネスは、Intelの製品ロードマップや組織的知識を共有しない企業も支援しなければならない。そうした顧客には、再現可能な設計支援と納品への信頼が必要だ。
Intelはすでに、18Aが顧客プロジェクト向けに準備完了し、大量生産中だと説明している。外部チップ設計企業による公表済みの製品コミットメントは、より厳しい検証となる。
第3のシグナルは、Intelが今後のコンピュートおよびグラフィックスタイルをどのように配分するかだ。Panther Lakeの大型GPUはTSMC N3Eにとどまり、I/OはTSMC N6にとどまる。
この戦略は現時点では理にかなっている。将来の製品は、Intelがスケジュール、性能、経済性を犠牲にせず、より価値の高いシリコンを自社プロセスへ移せるかを示すだろう。
競争力あるIntel製タイルの比率が上がれば、18Aが再利用可能な基盤を確立したという見方が強まる。TSMCへの依存が続けば、高度なパッケージングがIntelの目的地ではなく橋渡しであり続けることを示す。
したがって最も有用な結論は、勝利とも失敗とも異なる、より限定的なものだ。IntelはPanther Lakeで困難な製造上の閾値を越えた。
このチップは、動作するRibbonFETトランジスター、商用の裏面電力供給、柔軟なマルチタイル・パッケージを組み合わせている。そのアーキテクチャは、キャッシュ、効率コア、NPUブロックにおいて測定可能な面積削減も実現する。
しかし、Intel Panther Lake Teardownは、選択的な妥協によって構築された製品を示している。Intel 18Aは、調査対象のロジックではN3Eに対して競争力があるものの、すべての密度比較で優位ではない。プレミアムグラフィックスタイルは依然としてTSMC製だ。
実際のシステム、外部の18A顧客、そしてIntelの次のタイル配分を注視すべきだ。この3つのシグナルが、Panther Lakeが再現可能な復活の始まりだったのか、それとも慎重に管理された一度の成功だったのかを明らかにする。
